JPH0462936A - 電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、７４界効果トランジスタの製造方法に関し、
さらに詳しくは、高速動作特性および低雑音特性に優れ
たショットキゲート電界効果トランジスタ（ＭＥＳＦＥ
Ｔ）の製造方法に関する。

（従来の技術） 近年、トランジスタおよびその集積回路は、高周波領域
での使用が可能であること、高速動作が可能であること
などが要求されている。それに応じてデバイスの微細化
が進められており、現在のところ、最小寸法１μｍ程度
のシリコンＬＳＩが、すでに広く実用化されている。こ
のような微細化技術は、さらに１μｍ以下のサブミクロ
ン技術へと改良されている。他方、デバイスの高速・高
周波化を進める上で、シリコン（Ｓｔ）以外の半導体を
用いることも考えられる。

高速・高周波デバイスに適する半導体は、電子の移動度
および飽和ドリフト速度が大きくなければならない。そ
の代表としては２通常ガリウムヒ素と呼ばれる。ヒ化ガ
リウム（ＧａＡｓ）がある。ＧａＡｓは■族元素とＶ族
元素とからなる化合物半導体であり、以下のような特徴
を有する。

まず、高純度ＧａＡｓ中における電子の移動度は。

Ｓｉ中よりも４〜５倍程度大きい。また、　ドリフト速
度も、そのピーク速度がＳｉの約２倍程度大きい。

しかも、電子の移動度が大きいために、ピーク速度に達
する電界の強さがＳｔに比べて小さい。これらの諸性質
は、いずれも高速・高周波デバイスの作製に適している
。

さらに、　　ＧａＡｓの禁制帯幅は室温で１．４３ｅＶ
であり。

Ｓｉに比べて大きい。それゆえ、高抵抗（抵抗率が１０
８Ω・ｃｍ以上）の半絶縁性結晶が得られる。このよう
な半絶縁性結晶を基板として用いれば、寄生容量を低減
することができ、かつ素子間分離が容易となる。

これらの性質によって、　　ＧａＡｓを用いたトランジ
スタは高速・高周波デバイスとして使用されており、　
　ＧａＡｓ集積回路も超高速動作が可能であることから
研究が盛んに行われている。

ＧａＡｓ　トランジスタのなかで現在実用化されている
のは、ショットキゲート電界効果トランジスタ（ＭＥＳ
ＦＥＴ）である。ＧａＡｓ　ＭＥＳＦＥＴは、すでにマ
イクロ波領域での増幅・発振用トランジスタとして。

例えばマイクロ波通信機器に広く用いられている。

ＧａＡｓ　ＭＥＳＦＥＴの特徴は、　　Ｓｉバイポーラ
トランジスタの限界である１０ＧＨｚ以上の周波数領域
で増幅が可能なこと、および優れた低雑音特性を有する
ことにある。それゆえ、−１０ＧＨｚ以下の周波数領域
であっても、その低雑音特性を活かした応用が考えられ
る。したがって、近年では、　　ＭＥＳＦＥＴやダイオ
ードなどを同一基板に集積化した高周波集積回路だけで
なく、高速論理回路および高速メモリなどの開発が活発
に行われている。

一般に、高速・高周波集積回路を高性能化するには、ま
ずこれらの集積回路を構成するＭＥＳＦＥＴの高速動作
特性および低雑音特性を向上させることが必要である。

ＭＥＳＦＥＴの高速動作特性および低雑音特性を向上さ
せるには、　　ＭＥＳＦＥＴのゲート容ｆｆ１ｃａおよ
びソース抵抗Ｒ５の低減が必・須である。ＣｇおよびＲ
９の積を低減するには、ゲート長および／またはゲート
・ソース間の距離を短縮することが必要である。

ゲート長の短縮については、紫外光露光法、遠紫外光露
光法、または電子ビーム露光法を用いることにより、０
．２〜０．５μｍの微細ゲートを形成することが可能に
なった。また、ゲートの断面形状を対称なＴ字型にする
ことにより、ゲート長を短縮することも考案されている
。

他方、ゲート・ソース間の距離あるいはゲート・ソース
側高濃度層間の距離を短縮するには、各領域の位置合わ
せを高精度に制御する必要がある。

このため、高融点金属などを用いて、あらかじめゲート
を形成し、このゲートをイオン注入用のマスクとして高
濃度層を形成する。いわゆるセルフアライメントＭＥＳ
ＰＥＴの製造方法が提案されている（例えば、「超高速
ＧａＡｓ　ＶＬＳＩを指向したＷシリサイド・ゲート・
セルフアライメント技術」、大西豊和他、　　５ＳＤ８
２−１１４）。

（発明が解決しようとする課題） しかしながら、断面形状が対称なＴ字型のゲートを形成
したＭＥＳＦＥＴでは、ゲートの張り出し部分がドレイ
ンおよびソースと接近することになるので、空間的な容
量が生ずる。このような容量は。

特にゲート・ソース間容量ｃｇｓを増大させるので。

低雑音特性に大きい影響を与える。これに対しゲートの
張り出し部分を少なくすると、ゲート抵抗Ｒｇが増大す
るので、雑音指数が上昇して低雑音特性が劣化する。

また、高融点金属でゲートを形成し、このゲートをイオ
ン注入時にマスクの一部として用いてソースおよびドレ
インを形成したセルファライメン）　ＭＥＳＦＥＴでは
、ゲート・ソース側高濃度層間の距離と、ゲート・ドレ
イン側高濃度層間の距離とが同時に短縮されるので、ソ
ース抵抗は低減されるが、ゲート・ドレイン間の間隔が
狭くなりすぎ。

ゲート耐圧の低下、ゲート・ドレイン間容量の増大、短
チヤネル効果の発生などの問題点があった。

本発明は上記従来の問題点を解決するものであり、その
目的とするところは、ゲート抵抗を増大させることなく
、ソース抵抗を充分に低減し得ると共に、短チヤネル効
果を抑制し、ゲート耐圧を向上し、そしてゲート・ドレ
イン間容量を低減し得る。電界効果トランジスタの製造
方法を提供することにある。

（課題を解決するための手段および作用）本発明は、半
導体基板の上方に、断面形状が非対称なＴ字型のゲート
を有する電界効果トランジスタの製造方法であって、半
導体基板にチャネル層を形成する工程と、該チャネル層
の上方に多層レジスト膜を形成する工程と、該多層レジ
スト膜に、断面形状がＴ字型の開口部を設ける工程と。

該開口部の上部において該多層レジスト膜が突出した部
分の一方の側面に、金属または絶縁性材料を蒸着させる
工程と、該チャネル層に、該基板の主面に対して垂直な
方向からゲート材料を蒸着して、ゲートを形成する工程
とを包含し、そのことにより上記目的が達成される。

好ましくは、断面形状が非対称なＴ字型の上記ゲートを
マスクの一部として、基板にイオンを注入した後、アニ
ールを行って、一対の高濃度層を形成し、上記ゲートの
張り出し部分が小さい側の高濃度層上方にソースを形成
し、ゲートの張り出し部分が大きい側の高濃度層上方に
ドレインを形成する。この場合、ゲート・ソース側高濃
度層間（７）距離（Ｌ＋）が自動的に決定（セルフアラ
イメント）サレ、かつ距離（Ｌｌ）とは独立にゲート・
ドレイン測高濃度層間の距離（Ｌ２）が制御されるので
、非対称型セルフアライメントＭＥＳＦＥＴが得られる
。

あるいは、まずチャネル層の上方にソースおよびドレイ
ンを形成した後で、多層レジスト膜を形成する。そして
、上記と同様にしてチャネル層上にゲートを形成する。

この場合、ゲートの張り出し部分がドレイン側よりもソ
ース側の方が小さくなるようにする。

なお、上記多層レジスト膜の突出部分に蒸着される金属
または絶縁材料は、蒸着が可能な材料であれば、特に限
定されることはない。例えば、アルミニウム（ＡＩ）の
ような金属、または窒化シリコン（ＳｉＮ、）のような
絶縁材料が用いられる。蒸着方法についても、特に限定
されることはなく２例えば電子ビーム蒸着法やスパッタ
蒸着法などが用いられる。

（作用） 本発明の製造方法では、ゲートの断面形状を非対称なＴ
字型とし、その張り出し部分がドレイン側よりもソース
側の方が小さくなるようにゲートを形成するので、ゲー
ト抵抗の増大を招くことなく、ゲート長が短縮され、ま
たゲート・ソース間の空間的な容量も低減される。

さらに、断面形状が非対称なＴ字型のゲートをマスクの
一部として、基板にイオンを注入して高濃度層を形成す
る場合には、これらの高濃度層の位置が、ゲートの張り
出し部分の寸法によって自動的に制御される。つまり、
ゲート・ソース側高濃度層間の距離（Ｌｌ）はゲートの
張り出し部分の寸法によって自動的に決定され、距離（
Ｌｌ）をゲート・ドレイン側高濃度層間の距離（Ｌ２）
よりも短くすることができる。したがって、ソース抵抗
が充分に低減すると共に、短チヤネル効果が抑制され。

ゲート耐圧が向上し、そしてゲート・ドレイン間容量が
低減される。

（実施例） 以下に２本発明の実施例について説明する。

尖１」ロー 第１図（ａ）は１本発明の製造方法によって製造された
非対称型セルフアライメントＧａＡｓ　ＭＥＳＦＥＴの
一部９− １〇− 例を示す。このＧａＡｓ　ＭＥＳＦＥＴは以下のように
して作製された。

まず、第１図（ｂ）に示すように、イオン注入法により
、半絶縁性ＧａＡｓ基板１１の表面領域に、　　ｎ−Ｇ
ａＡｓ層１２を形成した。このｎ−ＧａＡｓ層１２はチ
ャネル層として作用する。次いで、　　ｎ−ＧａＡｓ層
１２上に、メタクリル酸−メタクリル酸フェニル共重合
体を５重量％含むメチルセロソルブアセテート溶液（メ
タクリル酸成分２５．４モル％およびメタクリル酸フェ
ニル成分７４．６モル％）を、　　２．００Ｏｒｐｍの
回転速度でスピンコードした後、２３０℃にて３０分間
のベーキングを行うことにより、第１のレジスト膜１７
（厚さ０．２μｍ）を形成した。続いて、第１のレジス
ト膜１７上に、メタクリル酸−メタクリル酸フェニル共
重合体を８重量％含むインアミルケトン溶液（メタクリ
ル酸成分５．７モル％およびメタクリル酸フェニル成分
９４．３モル％）を、　　１．ＯＯＯｒｐｍの回転速度
でスピンコードした後、２３０°Ｃにて３０分間のベー
キングを行うことにより、第２のレジスト膜１８（厚さ
０．５μｍ）を形成した。さらに、第２のレジスト膜１
８上に、メタクリル酸−メタクリル酸フェニル共重合体
を５重量％含むエチルセロソルブ溶液（メタクリル酸成
分２０．０モル％およびメタクリル酸フェニル成分８０
．０モル％）を、　　５．ＯＯＯｒｐｍの回転速度でス
ピンコードした後、２３０°Ｃにて３０分間のベーキン
グを行うことにより、第３のレジスト膜１９　（厚さ０
．１μｍ）を形成した。

そして、電子線描画装置を用いて、これらのレジスト膜
１７．　１８．　　および１９にゲートパターンを描画
した後、現像することにより、第１図（ｃ）に示すよう
なレジストパターン１７’、　　１８’、　　および１
９°を形成した。得られたレジストパターン１７°、１
８°、および１９′の開口部の寸法は、それぞれ０．２
μｍ、１．２μｍ、および０．８μｍであった。

次いで、電子ビーム蒸着法により、第３のレジストどく
ターン１９°上に、斜め方向からアルミニウム（ＡＩ）
を蒸着させて、第１図（ｄ）に示すような突出部分２０
°を有するＡ１膜２０を形成した。基板の主面に平行な
突出部分２０’の寸法は０．１５μｍであった。なお。

蒸着時には、　　Ａ１粒子の照射方向を、基板の主面に
＝１１− 垂直な方向から約８０度傾斜させた。また、蒸着は２ｘ
ｌＯ−５Ｐａの圧力下で行い、蒸着速度は０．００２μ
ｍ／ｓであった。続いて、スパッタ蒸着法により、全面
に垂直方向からタングステン（Ｗ）を蒸着させて、第１
図（ｄ）に示すようなＷ膜１４°（厚さ０．４μｍ）お
よびゲート１４を形成した。なお、蒸着は０．８Ｐａの
Ａｒ雰囲気下で行い、使用したＲＦ’！力はＶＯＷであ
った。

このＷ膜１４°は、レジストパターン１７°、　　ｔａ
ｏ、および１９°を溶解除去（リフトオフ）する際に、
同時に除去された。得られたゲート１４の断面形状は非
対称なＴ字型であった。

そして、ゲート１４をマスクの一部として、イオン注入
法により、　　ｎ−ＧａＡｓ層１２に１例えばシリコン
（Ｓｉ）を注入した後、ヒ素雰囲気下、８５０℃にて１
５分間の熱アニールを行い、第１図（ｅ）に示すような
高濃度層１３および１３゛を形成した。なお、イオン注
入時のＳｔイオンの加速エネルギーは１００ｅＶであり
、注入量は１ｘｌＯ１３ａｍ””’であった。高濃度層
１３のゲート側端部と、ゲート１４の高濃度層１３側端
部との間の距離（Ｌｌ）は、ゲー）１４の断面形状が非
対称であるので、高濃度層１３°のゲート側端部と、ゲ
ート１４の高濃度層１３゛側端部との間の距離（Ｌ２）
と異なる。本実施例のＭＥＳＦＥＴの場合、距離（Ｌｌ
）は距離（Ｌ２）よりも短くなる。

最後に、高濃度層１３および１３゛の上方におけるｎ−
ＧａＡｓ層１２上の所定位置に、それぞれＡｕ−Ｇｅか
らなるソース１５およびドレイン１６を形成することに
より、第１図（ａ）に示すようなＧａＡｓ　ＭＥＳＦＥ
Ｔを得た。

夫権」主 第２図（ａ）は９本発明の製造方法によって製造された
リセス構造を有するＧａＡｓ　ＭＥＳＦＥＴの一例を示
す。

このＧａＡｓ　ＭＥＳＦＥＴは以下のようにして作製さ
れた。

まず、第２図（ｂ）に示すように２分子線エピタキシー
（ＭＢＥ）成長法により、半絶縁性ＧａＡｓ基板２１上
に。

ｎ−ＧａＡｓ層２２およびｎ”−ＧａＡｓ層２３を順次
形成した。ここで、　　ｎ−ＧａＡｓ層２２はチャネル
層として作用する。

そして、　　ｎ”−ＧａＡｓ層２３上に、　　Ａｕ−Ｇ
ｅからなるソース２４およびドレイン２５を形成した。

次いで、第２図（Ｃ）に示すように、ソース２４および
ドレイン２５を含むｎ”−ＧａＡｓ層２３上に、メタク
リル酸−メタクリル酸フェニル共重合体を５重量％含む
メチルセロソルブアセテート溶液（メタクリル酸成分２
５．４モル％およびメタクリル酸フェニル成分７４．６
モル％）を、　　２．ＯＯＯｒｐｍの回転速度でスピン
コードした後、　　２３０’Ｃにて３０分間のベーキン
グを行うことにより、第１のレジスト膜２６（厚さ０．
２μｍ）を形成した。続いて、第１のレジスト膜２６上
に。

メタクリル酸−メタクリル酸フェニル共重合体を８重量
％含むインアミルケトン溶液（メタクソル酸成分５．７
モル％およびメタクリル酸フェニル成分９４．３モル％
）を、　　１．００Ｏｒｐｍの回転速度でスピンコード
した後、２３０°Ｃにて３０分間のベーキングを行うこ
とにより、第２のレジスト膜２７（厚さ０．５μｍ）を
形成した。さらに、第２のレジスト膜２７上に。

メタクリル酸−メタクリル酸フェニル共重合体を５重量
％含むエチルセロソルブ溶液（メタクリル酸成分２０．
０モル％およびメタクリル酸フェニル成分８０．０モル
％）を、　　５．００Ｏｒｐｍの回転速度でスピンコー
ドした後、２３０℃にて３０分間のベーキングを行うこ
とにより、第３のレジスト膜２８（厚さ０．１μｍ）を
形成した。

そして、電子線描画装置を用いて、これらのレジスト膜
２６．　２７．　　および２８にゲートパターンを描画
した後、現像することにより、第２図（ｄ）に示すよう
なレジストパターン２６°、２７°、および２８°を形
成した。得られたレジストパターン２６°、２７°、お
よび２８°の開口部の寸法は、それぞれ０．２μｍ、　
　１．２μｍ、および０．８μｍであった。続いて、リ
ン酸、過酸化水素水、および水からなる混合溶液（リン
酸：過酸化水素水：水＝３：１：５０）をエッチャント
として用いて＋　　ｎ”−ＧａＡｓ層２３をテーパ状に
エツチングした。ｎ”−ＧａＡｓ層２３の開口部の寸法
は、０．６μｍであった。

次いで、電子ビーム蒸着法により、第３のレジストパタ
ーン２８°上に、斜め方向からアルミニウム（ＡＩ）を
蒸着させて、第２図（ｅ）に示すような突出部分２９゛
を有するＡＩ膜２９を形成した。基板の主面に平行な突
出部分２９°の寸法は０．１５μｍであった。なお。

蒸着時には、　　Ａ１粒子の照射方向を、基板の主面に
垂直な方向から約８０度傾斜させた。また、蒸着は２Ｘ
１０″５Ｐａの圧力下で行い、蒸着速度は０．００２μ
ｍ／ｓであった。続いて、電子ビーム蒸着法により、全
面に垂直方向からＡ１を蒸着させて、第２図（ｅ）に示
すようなＡＩ膜２６°（厚さ０．５μｍ）およびゲート
２６を形成した。なお、蒸着は２．０ｘｌＯ−５Ｐａの
圧力下で行い、蒸着速度は０．　ＯＱ４μｍ／ｓであっ
た。Ａ１膜２６°は。

レジストパターン２６°、２７°、および２８°を溶解
除去（リフトオフ）する際に、同時に除去された。得ら
れたゲート２６の断面形状は非対称なＴ字型であった。

（発明の効果） 本発明によれば、ゲートの断面形状を非対称なＴ字型に
することができるので、ゲート抵抗を増大させることな
く、ゲート長を短縮することができる。しかも、その張
り出し部分がドレイン側よりもソース側の方が小さ（な
るようにゲートを形成するので、ゲート・ソース間の空
間的な容量を低減することができる。

また、このように断面形状が非対称なゲートをイオン注
入時のマスクの一部として用いてソースおよびドレイン
を形成する非対称型セルフアライメントＭＥＳＦＥＴの
場合には、ゲート・ドレイン側高濃度層間の距離（Ｌ２
）がソース・ドレイン側高濃度層間の距離（Ｌｌ）に比
べて大きく、かつ精度よく制御できる。このため、従来
の対称型セルフアライメントＦＥＴの場合のように、ソ
ース抵抗を低減するために距離（Ｌｌ）を短縮しても、
同時に距離（Ｌ２）は短縮されない。したがって、ソー
ス抵抗を充分に低減させると共に、短チヤネル効果を抑
制し、ゲート耐圧を向上し、そしてゲート・ドレイン間
容量を低減することができる。

さらに、リセス構造のＭＥＳＰＰＴの場合には、断面形
状が対称なＴ字型である従来の対称型ＭＥＳＦＥＴに比
べて、ゲート・ドレイン間の距離が大きくなるので、ゲ
ート・ドレイン容量の増大を抑制することができる。

以上のことから１本発明の製造方法によれば。

高速動作特性および低雑音特性に優れた高性能のＧａＡ
ｓ　ＭＥＳＦＥＴが得られる。

４、゛　　の。　な８日 第１図（ａ）〜（ｅ）は本発明の製造方法の一実施例に
よるＧａＡｓ　ＭＥＳＦＥＴの製造工程を説明するため
の断面図、第２図（ａ）〜（ｅ）は本発明の製造方法の
他の実施例によるＧａＡｓ　ＭＥＳＦＥＴの製造工程を
説明するための断面図である。

１１、　２１・・・半絶縁性ＧａＡｓ基板、　　１２．
　２２−ｎ−ＧａＡｓ層（チャネル層）、　　１３．　
１３°・・・高濃度層、　　１４．　２６・・・ゲート
、　　１５．　２４・・・ソース、　　１６．　２５・
・・ドレイン、　　１７．　２６・・・第１のレジスト
膜、　　１８．　２７・・・第２のレジスト膜。

１９、　２８・・・第３のレジスト膜、２０°、２９°
・・・ゲートの突出部分、　　２３−ｎ’−ＧａＡｓ層
。

以上

Claims (1)

1. 【特許請求の範囲】 １、半導体基板の上方に、断面形状が非対称なＴ字型の
   ゲートを有する電界効果トランジスタの製造方法であっ
   て、 半導体基板にチャネル層を形成する工程と、該チャネル
   層の上方に多層レジスト膜を形成する工程と、 該多層レジスト膜に、断面形状がＴ字型の開口部を設け
   る工程と、 該開口部の上部において該多層レジスト膜が突出した部
   分の一方の側面に、金属または絶縁性材料を蒸着させる
   工程と、 該チャネル層に、該基板の主面に対して垂直な方向から
   ゲート材料を蒸着して、ゲートを形成する工程と、 を包含する、電界効果トランジスタの製造方法。 ２、前記ゲートをマスクの一部として、前記基板にイオ
   ンを注入した後、アニールを行うことにより、一対の高
   濃度層を形成する工程と、 前記ゲートの張り出し部分が小さい側の該高濃度層上方
   にソースを形成し、前記ゲートの張り出し部分が大きい
   側の該高濃度層上方にドレインを形成する工程と、 をさらに包含する、請求項１に記載の電界効果トランジ
   スタの製造方法。 ３、前記チャネル層の上方にソースおよびドレインが形
   成された後に、前記多層レジスト膜が形成され、前記ゲ
   ートの張り出し部分がドレイン側よりもソース側の方が
   小さい、請求項１に記載の電界効果トランジスタの製造
   方法。