JPH0536857A - 半導体集積回路実装基板 - Google Patents
半導体集積回路実装基板Info
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- JPH0536857A JPH0536857A JP3190039A JP19003991A JPH0536857A JP H0536857 A JPH0536857 A JP H0536857A JP 3190039 A JP3190039 A JP 3190039A JP 19003991 A JP19003991 A JP 19003991A JP H0536857 A JPH0536857 A JP H0536857A
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- semiconductor integrated
- integrated circuit
- layer
- power supply
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 高速スイッチング動作時の電源ノイズの発生
が抑制され、信頼性が高くかつ半導体集積回路や個別部
品の高集積化、高密度実装化を実現した半導体集積回路
実装基板を提供する。 【構成】 第１の導電体電極層２と第２の導電体電極層
４とこれらの 2つの層間に挟持される誘電体層３とによ
り形成されるコンデンサが、基板１上に配設されてお
り、基板の最上層の表面に実装された半導体集積回路チ
ップ８とは接続ビア（ｖｉａ）９、１０によって接続さ
れ、チップコンデンサの表面実装およびその配線のため
の面積が不要でその分集積回路チップをより多く実装で
き、またそれらの配置および結線の自由度も高くでき、
半導体集積回路や個別部品の高集積化、高密度実装化が
実現できる。
が抑制され、信頼性が高くかつ半導体集積回路や個別部
品の高集積化、高密度実装化を実現した半導体集積回路
実装基板を提供する。 【構成】 第１の導電体電極層２と第２の導電体電極層
４とこれらの 2つの層間に挟持される誘電体層３とによ
り形成されるコンデンサが、基板１上に配設されてお
り、基板の最上層の表面に実装された半導体集積回路チ
ップ８とは接続ビア（ｖｉａ）９、１０によって接続さ
れ、チップコンデンサの表面実装およびその配線のため
の面積が不要でその分集積回路チップをより多く実装で
き、またそれらの配置および結線の自由度も高くでき、
半導体集積回路や個別部品の高集積化、高密度実装化が
実現できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路実装基板
に関する。
に関する。
【０００２】
【従来の技術】近年、電子機器は、情報処理の高速化、
小型化、多機能集積化、そして特定用途への専用化など
の動きが顕著である。これに伴なって半導体集積回路の
分野でも情報処理の高速化、素子の高集積化、専用ＩＣ
化などが進んでいるが、これらの要請に適確に対応する
半導体集積回路実装の一形態として、半導体集積回路実
装基板がある。
小型化、多機能集積化、そして特定用途への専用化など
の動きが顕著である。これに伴なって半導体集積回路の
分野でも情報処理の高速化、素子の高集積化、専用ＩＣ
化などが進んでいるが、これらの要請に適確に対応する
半導体集積回路実装の一形態として、半導体集積回路実
装基板がある。
【０００３】この半導体集積回路チップを複数用いた半
導体集積回路実装基板は、その集積回路および個別部品
の接続に微細な配線パターンを有する配線基板を使用
し、さらに高集積化するために配線を多層化しているも
のも多い。
導体集積回路実装基板は、その集積回路および個別部品
の接続に微細な配線パターンを有する配線基板を使用
し、さらに高集積化するために配線を多層化しているも
のも多い。
【０００４】この半導体集積回路実装基板において前述
のような情報処理の高速化を実現する際には、高速なス
イッチング動作が行なわれて半導体集積回路の電源系に
瞬間的に大電流のパルスが流れ電源電圧が変動するため
に、ノイズマージンの減少や回路動作の不安定や回路の
誤動作などが発生する、という問題があった。また半導
体集積回路や個別部品の高集積化ともあいまって、電源
ノイズや信号線どうしのクロストークの発生という問題
がある。
のような情報処理の高速化を実現する際には、高速なス
イッチング動作が行なわれて半導体集積回路の電源系に
瞬間的に大電流のパルスが流れ電源電圧が変動するため
に、ノイズマージンの減少や回路動作の不安定や回路の
誤動作などが発生する、という問題があった。また半導
体集積回路や個別部品の高集積化ともあいまって、電源
ノイズや信号線どうしのクロストークの発生という問題
がある。
【０００５】そこで従来の半導体集積回路実装基板で
は、半導体集積回路チップ４０１の電源系にバイパスコ
ンデンサを接続することによってその電源電圧の変動を
緩和し電源ノイズを抑制している。これを図６、図７に
示す。図６はその平面的構成を示す平面図、図７はその
側面断面図である。
は、半導体集積回路チップ４０１の電源系にバイパスコ
ンデンサを接続することによってその電源電圧の変動を
緩和し電源ノイズを抑制している。これを図６、図７に
示す。図６はその平面的構成を示す平面図、図７はその
側面断面図である。
【０００６】従来バイパスコンデンサとしては、半導体
集積回路実装基板の配線基板の最上層表面に設けられた
実装用パッド上に搭載されるチップコンデンサ４０２
か、あるいはその多層配線層の最下層のほぼ全面に貼設
された 2層の導電体電極層およびこれら 2層の間に挟持
される誘電体層によって形成されるコンデンサが用いら
れている。
集積回路実装基板の配線基板の最上層表面に設けられた
実装用パッド上に搭載されるチップコンデンサ４０２
か、あるいはその多層配線層の最下層のほぼ全面に貼設
された 2層の導電体電極層およびこれら 2層の間に挟持
される誘電体層によって形成されるコンデンサが用いら
れている。
【０００７】しかしながら、このような従来の半導体集
積回路実装基板は、チップコンデンサを用いた場合で
は、チップコンデンサの占有面積およびその配線のため
の面積が基板の表面層に必要であり、その分、半導体集
積回路の実装面積が少なくなってしまう。またチップコ
ンデンサおよび半導体集積回路の配置や、それらの間の
結線などにも大きな制約があり、半導体集積回路や個別
部品の高集積化が容易ではない、という問題がある。
積回路実装基板は、チップコンデンサを用いた場合で
は、チップコンデンサの占有面積およびその配線のため
の面積が基板の表面層に必要であり、その分、半導体集
積回路の実装面積が少なくなってしまう。またチップコ
ンデンサおよび半導体集積回路の配置や、それらの間の
結線などにも大きな制約があり、半導体集積回路や個別
部品の高集積化が容易ではない、という問題がある。
【０００８】また 2層の導電体電極層およびこれら 2層
の間に挟持される誘電体層によって形成されたコンデン
サを用いるものの場合では、その一つのコンデンサに対
して複数の半導体集積回路の電源系が接続されているの
で、各半導体集積回路で発生した電源ノイズどうしがそ
のコンデンサを通して相互に影響を与えあってさらに劣
悪なノイズとなってしまうという問題がある。
の間に挟持される誘電体層によって形成されたコンデン
サを用いるものの場合では、その一つのコンデンサに対
して複数の半導体集積回路の電源系が接続されているの
で、各半導体集積回路で発生した電源ノイズどうしがそ
のコンデンサを通して相互に影響を与えあってさらに劣
悪なノイズとなってしまうという問題がある。
【０００９】
【発明が解決しようとする課題】このように、従来の半
導体集積回路実装基板では、高速スイッチング動作時に
電源ノイズが発生し、そのノイズにより信号線が影響を
うけるという問題があり、その解決策として半導体集積
回路の電源系にバイパスコンデンサを接続することによ
ってその電源電圧の変動を緩和し電源ノイズなどを抑制
しようとしているが、そのバイパスコンデンサとしてチ
ップコンデンサや厚膜により形成されたコンデンサを基
板表面に配設する場合では、その占有面積およびその配
線のための面積が基板表面に必要で、またそれらの配置
および結線の自由度に大きな制約もあり、半導体集積回
路や個別部品の高集積化、高密度実装化が容易ではない
という問題がある。
導体集積回路実装基板では、高速スイッチング動作時に
電源ノイズが発生し、そのノイズにより信号線が影響を
うけるという問題があり、その解決策として半導体集積
回路の電源系にバイパスコンデンサを接続することによ
ってその電源電圧の変動を緩和し電源ノイズなどを抑制
しようとしているが、そのバイパスコンデンサとしてチ
ップコンデンサや厚膜により形成されたコンデンサを基
板表面に配設する場合では、その占有面積およびその配
線のための面積が基板表面に必要で、またそれらの配置
および結線の自由度に大きな制約もあり、半導体集積回
路や個別部品の高集積化、高密度実装化が容易ではない
という問題がある。
【００１０】また、配線層および誘電体層の積層構造中
において 2層の導電体電極層およびこれら 2層の間に挟
持される誘電体層によって形成されたコンデンサを用い
るものの場合では、電源ノイズどうしがそのコンデンサ
にて相互に影響を与えあってさらに劣悪なノイズとなる
という問題や、コンデンサとそれに対応する半導体集積
回路とを接続するための配線が煩雑なものとなってしま
うという問題があった。 そしてますます進む半導体集
積回路の情報処理の高速化やその素子の高集積化につれ
て、上記のような半導体集積回路の高速スイッチング動
作時の電源ノイズ発生の問題はさらに解決が困難なもの
となりつつある。
において 2層の導電体電極層およびこれら 2層の間に挟
持される誘電体層によって形成されたコンデンサを用い
るものの場合では、電源ノイズどうしがそのコンデンサ
にて相互に影響を与えあってさらに劣悪なノイズとなる
という問題や、コンデンサとそれに対応する半導体集積
回路とを接続するための配線が煩雑なものとなってしま
うという問題があった。 そしてますます進む半導体集
積回路の情報処理の高速化やその素子の高集積化につれ
て、上記のような半導体集積回路の高速スイッチング動
作時の電源ノイズ発生の問題はさらに解決が困難なもの
となりつつある。
【００１１】本発明はこのような問題に鑑みて成された
もので、その目的とするところは、高速スイッチング動
作時の電源ノイズの発生を効果的に抑制し誤動作などの
発生の問題を解消して信頼性が高く、かつ半導体集積回
路や個別部品の高集積化、高密度実装化を実現した半導
体集積回路実装基板を提供することにある。
もので、その目的とするところは、高速スイッチング動
作時の電源ノイズの発生を効果的に抑制し誤動作などの
発生の問題を解消して信頼性が高く、かつ半導体集積回
路や個別部品の高集積化、高密度実装化を実現した半導
体集積回路実装基板を提供することにある。
【００１２】
【課題を解決するための手段】前述の目的を達成するた
めに本発明の半導体集積回路実装基板は、導電体層と第
１の誘電体層とを交互に積層してなる多層配線基板上に
1チップ以上の半導体集積回路チップを実装し、該半導
体集積回路チップの電位の異なる 2端子間に接続される
バイパスコンデンサを有する半導体集積回路実装基板に
おいて、前記多層配線基板に第２の誘電体層が配設され
前記第２の誘電体層上の同一導電体層あるいは該第２の
誘電体層を介して隣接する異なった導電体層に前記バイ
パスコンデンサの対向電極が形成され、該バイパスコン
デンサの一方の電極および前記半導体集積回路チップの
電源回路の一端ならびに前記バイパスコンデンサの他方
の電極および前記半導体集積回路チップの電源回路の前
記一端とは電位の異なる他端とが電気的に接続されてな
る構造を有し、前記半導体集積回路チップごとに個別に
1つ以上電気的に接続された前記バイパスコンデンサ
が、前記半導体集積回路チップの前記半導体集積回路実
装基板への投影面積内に配設されてなることを特徴とし
ている。
めに本発明の半導体集積回路実装基板は、導電体層と第
１の誘電体層とを交互に積層してなる多層配線基板上に
1チップ以上の半導体集積回路チップを実装し、該半導
体集積回路チップの電位の異なる 2端子間に接続される
バイパスコンデンサを有する半導体集積回路実装基板に
おいて、前記多層配線基板に第２の誘電体層が配設され
前記第２の誘電体層上の同一導電体層あるいは該第２の
誘電体層を介して隣接する異なった導電体層に前記バイ
パスコンデンサの対向電極が形成され、該バイパスコン
デンサの一方の電極および前記半導体集積回路チップの
電源回路の一端ならびに前記バイパスコンデンサの他方
の電極および前記半導体集積回路チップの電源回路の前
記一端とは電位の異なる他端とが電気的に接続されてな
る構造を有し、前記半導体集積回路チップごとに個別に
1つ以上電気的に接続された前記バイパスコンデンサ
が、前記半導体集積回路チップの前記半導体集積回路実
装基板への投影面積内に配設されてなることを特徴とし
ている。
【００１３】
【作用】本発明の半導体集積回路実装基板は、第１の導
電体電極層と第２の導電体電極層とこれらの 2つの層間
に挟持される誘電体層とにより形成されるバイパスコン
デンサが基板上に積層構造として積層された配線層およ
び絶縁層よりなる積層構造の内層に配設されており、基
板の積層構造の最上層の表面に実装された半導体集積回
路とは接続ビア（ｖｉａ）によって接続されているの
で、チップコンデンサを表面実装したような従来のもの
とは異なり基板の積層構造の最上層の表面にその占有面
積およびその配線のための面積が不要で、またそれらの
配置および結線の自由度への制約も大幅に少なくなる。
従って半導体集積回路や個別部品の高集積化、高密度実
装化が実現できる。
電体電極層と第２の導電体電極層とこれらの 2つの層間
に挟持される誘電体層とにより形成されるバイパスコン
デンサが基板上に積層構造として積層された配線層およ
び絶縁層よりなる積層構造の内層に配設されており、基
板の積層構造の最上層の表面に実装された半導体集積回
路とは接続ビア（ｖｉａ）によって接続されているの
で、チップコンデンサを表面実装したような従来のもの
とは異なり基板の積層構造の最上層の表面にその占有面
積およびその配線のための面積が不要で、またそれらの
配置および結線の自由度への制約も大幅に少なくなる。
従って半導体集積回路や個別部品の高集積化、高密度実
装化が実現できる。
【００１４】また、前述の第１の導電体電極層と第２の
導電体電極層とこれらの 2つの層間に挟持される誘電体
層とにより形成されるバイパスコンデンサは、複数個形
成されており、そのそれぞれの部分がそれぞれ対応する
半導体集積回路の電源系に接続されて個別に機能するよ
うに配設されているので、半導体集積回路間相互の電源
ノイズの干渉がなく、しかも分割されたそれぞれの部分
ごとに、その接続される半導体集積回路の電源系のノイ
ズ除去に最適な静電容量値を設定することができるの
で、電源ノイズを効果的に抑制して誤動作の発生を防止
することができる。 また、半導体集積回路の実装され
ている真下にその対応するバイパスコンデンサを配設し
ておけば、その半導体集積回路とバイパスコンデンサと
の接続ビアも最短距離で済むのでインダクタンスが小さ
くなり電源供給の安定化が図れ、また接続の設計も簡易
なものとなってチップコンデンサなどをリフローソルダ
リングなどにより基板表面に実装する場合と比較して製
造コストも低廉にできる。
導電体電極層とこれらの 2つの層間に挟持される誘電体
層とにより形成されるバイパスコンデンサは、複数個形
成されており、そのそれぞれの部分がそれぞれ対応する
半導体集積回路の電源系に接続されて個別に機能するよ
うに配設されているので、半導体集積回路間相互の電源
ノイズの干渉がなく、しかも分割されたそれぞれの部分
ごとに、その接続される半導体集積回路の電源系のノイ
ズ除去に最適な静電容量値を設定することができるの
で、電源ノイズを効果的に抑制して誤動作の発生を防止
することができる。 また、半導体集積回路の実装され
ている真下にその対応するバイパスコンデンサを配設し
ておけば、その半導体集積回路とバイパスコンデンサと
の接続ビアも最短距離で済むのでインダクタンスが小さ
くなり電源供給の安定化が図れ、また接続の設計も簡易
なものとなってチップコンデンサなどをリフローソルダ
リングなどにより基板表面に実装する場合と比較して製
造コストも低廉にできる。
【００１５】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【００１６】（実施例１）図１は本発明の第１の実施例
に係る半導体集積回路実装基板の構成を示す側面断面
図、図２はその一部省略斜視図である。
に係る半導体集積回路実装基板の構成を示す側面断面
図、図２はその一部省略斜視図である。
【００１７】この半導体集積回路実装基板は、基板１
と、その基板上面全面に貼設された第１の導電体電極層
２と、その上面全面に貼設された第２の誘電体層にあた
る誘電体層３と、その誘電体層３の上面に貼設され複数
に分割された第２の導電体電極層４と、その上に交互に
複数層積層された第１の誘電体層にあたる絶縁層５およ
び配線層６と、その表面に実装される半導体集積回路チ
ップ８と、第１の導電体電極層２および第２の導電体電
極層４とそれに対応する半導体集積回路チップ８の電源
系端子とを接続するための接続ビア９、１０とを具備し
ている。
と、その基板上面全面に貼設された第１の導電体電極層
２と、その上面全面に貼設された第２の誘電体層にあた
る誘電体層３と、その誘電体層３の上面に貼設され複数
に分割された第２の導電体電極層４と、その上に交互に
複数層積層された第１の誘電体層にあたる絶縁層５およ
び配線層６と、その表面に実装される半導体集積回路チ
ップ８と、第１の導電体電極層２および第２の導電体電
極層４とそれに対応する半導体集積回路チップ８の電源
系端子とを接続するための接続ビア９、１０とを具備し
ている。
【００１８】基板１は、シリコン（Ｓｉ）あるいは窒化
アルミニウム（ＡｌＮ）等の材料からなる基板であっ
て、この基板１上にが積層され、半導体集積回路チップ
８がさらにその上に搭載される。
アルミニウム（ＡｌＮ）等の材料からなる基板であっ
て、この基板１上にが積層され、半導体集積回路チップ
８がさらにその上に搭載される。
【００１９】基板１の上面全面に第１の導電体電極層２
が貼設される。この第１の導電体電極層２は、アルミニ
ウム（Ａｌ）またはタングステン（Ｗ）または銅（Ｃ
ｕ）などの金属導体からなる電極層である。この第１の
導電体電極層２は、対向するすべての第２の導電体電極
層４に対して共通電極となるように配設されており、各
半導体集積回路チップ８の電源系端子に接続される。
が貼設される。この第１の導電体電極層２は、アルミニ
ウム（Ａｌ）またはタングステン（Ｗ）または銅（Ｃ
ｕ）などの金属導体からなる電極層である。この第１の
導電体電極層２は、対向するすべての第２の導電体電極
層４に対して共通電極となるように配設されており、各
半導体集積回路チップ８の電源系端子に接続される。
【００２０】この第１の導電体電極層２の上面全面に誘
電体層３が貼設されている。この誘電体層３は、スパッ
タリングまたはＣＶＤ法により形成される薄膜の二酸化
タンタル（Ｔａ2 Ｏ5 ）あるいは二酸化シリコン（Ｓｉ
Ｏ2 ）等の誘電体よりなる誘電体層である。
電体層３が貼設されている。この誘電体層３は、スパッ
タリングまたはＣＶＤ法により形成される薄膜の二酸化
タンタル（Ｔａ2 Ｏ5 ）あるいは二酸化シリコン（Ｓｉ
Ｏ2 ）等の誘電体よりなる誘電体層である。
【００２１】第２の導電体電極層４は、この誘電体層３
の上に設けられ、第１の導電体電極層２との間で誘電体
層３を挟持している。そして第１の導電体電極層２を共
通電極層とし、この第２の導電体電極層４を個別の電極
として、これらにより個別のコンデンサが形成されてい
る。
の上に設けられ、第１の導電体電極層２との間で誘電体
層３を挟持している。そして第１の導電体電極層２を共
通電極層とし、この第２の導電体電極層４を個別の電極
として、これらにより個別のコンデンサが形成されてい
る。
【００２２】これら個別のコンデンサの一つ一つは、図
２に示すごとく、それが対応して接続される半導体集積
回路チップ８のほぼ真下に位置するような平面的位置関
係に配置されて、一つ一つの半導体集積回路チップ８ご
とに個別に接続されるように配設されている。
２に示すごとく、それが対応して接続される半導体集積
回路チップ８のほぼ真下に位置するような平面的位置関
係に配置されて、一つ一つの半導体集積回路チップ８ご
とに個別に接続されるように配設されている。
【００２３】そして誘電体層３の膜厚および誘電率を計
算に入れてこの第２の導電体電極層４の個々の面積を調
節し、個別のコンデンサごとの静電容量がその対応する
半導体集積回路チップ８の電源系ノイズ除去に最適とな
るように設定されている。しかもより高密度な実装に対
応するために、それらのコンデンサの面積はそれが対応
する半導体集積回路チップの平面的な投影面積内に収ま
るように設定されている。
算に入れてこの第２の導電体電極層４の個々の面積を調
節し、個別のコンデンサごとの静電容量がその対応する
半導体集積回路チップ８の電源系ノイズ除去に最適とな
るように設定されている。しかもより高密度な実装に対
応するために、それらのコンデンサの面積はそれが対応
する半導体集積回路チップの平面的な投影面積内に収ま
るように設定されている。
【００２４】また、半導体集積回路チップ８のほぼ真下
に位置する前述の個別のコンデンサをさらに細かく複数
に分割して設け、その一つ一つをその真上の一つの半導
体集積回路チップ８の有する複数の電源系の一つ一つに
接続することもできる。即ち一つの半導体集積回路チッ
プ８の内部の電源系が入力バッファ用、出力バッファ
用、内部回路用などのように複数の機能ブロックに分か
れている場合などでは、その半導体集積回路チップは複
数の電源系を有しているが、これらの各電源に対して個
別に最適な静電容量を有するコンデンサを接続すること
によって、その電源系ノイズをより効果的に除去するこ
とを可能にしている。
に位置する前述の個別のコンデンサをさらに細かく複数
に分割して設け、その一つ一つをその真上の一つの半導
体集積回路チップ８の有する複数の電源系の一つ一つに
接続することもできる。即ち一つの半導体集積回路チッ
プ８の内部の電源系が入力バッファ用、出力バッファ
用、内部回路用などのように複数の機能ブロックに分か
れている場合などでは、その半導体集積回路チップは複
数の電源系を有しているが、これらの各電源に対して個
別に最適な静電容量を有するコンデンサを接続すること
によって、その電源系ノイズをより効果的に除去するこ
とを可能にしている。
【００２５】このようにして構成されたコンデンサの静
電容量値Ｃは、誘電体層３の誘電率をε、誘電体層３の
面積をＳ、誘電体層３の厚さをｔとすると、Ｃ＝εＳ／
ｔなる関係式から求めることができる。例えば本実施例
のように誘電体層３に比誘電率が20のＴａ2 Ｏ5 を用
い、その誘電体層３の厚さが 0.3μｍ、そのコンデンサ
の誘電体の面積が25mm2 のときには、Ｃは約 0.015μＦ
となり、実用上バイパスコンデンサとして十分な容量値
となっている。
電容量値Ｃは、誘電体層３の誘電率をε、誘電体層３の
面積をＳ、誘電体層３の厚さをｔとすると、Ｃ＝εＳ／
ｔなる関係式から求めることができる。例えば本実施例
のように誘電体層３に比誘電率が20のＴａ2 Ｏ5 を用
い、その誘電体層３の厚さが 0.3μｍ、そのコンデンサ
の誘電体の面積が25mm2 のときには、Ｃは約 0.015μＦ
となり、実用上バイパスコンデンサとして十分な容量値
となっている。
【００２６】そして第２の導電体電極層４の上層に絶縁
層５および配線層６が交互に積層されている。
層５および配線層６が交互に積層されている。
【００２７】絶縁層５は、絶縁性の良好なポリイミドか
らなる層で、配線層６の層間に配置されて各配線層を電
気的に絶縁する。
らなる層で、配線層６の層間に配置されて各配線層を電
気的に絶縁する。
【００２８】配線層６は、銅よりなる導体配線層であっ
て、図１に示すように、下層から順に電源配線層１１、
信号配線層１２、電源帰線（グランド）配線層１３の 3
層が層間に絶縁層５を挟んで配設されている。
て、図１に示すように、下層から順に電源配線層１１、
信号配線層１２、電源帰線（グランド）配線層１３の 3
層が層間に絶縁層５を挟んで配設されている。
【００２９】このうち、電源配線層１１と電源帰線配線
層１３とが電源系の配線にあたる。電源配線層１１は接
続ビア９を介して第１の導電体電極層２および半導体集
積回路チップ８の電源端子１４に接続され、電源帰線配
線層１３は接続ビア１０を介して第２の導電体電極層４
および半導体集積回路チップ８の電源帰線端子１５に接
続されている。
層１３とが電源系の配線にあたる。電源配線層１１は接
続ビア９を介して第１の導電体電極層２および半導体集
積回路チップ８の電源端子１４に接続され、電源帰線配
線層１３は接続ビア１０を介して第２の導電体電極層４
および半導体集積回路チップ８の電源帰線端子１５に接
続されている。
【００３０】信号配線層１２は、半導体集積回路チップ
８にデータパルス等を導通させるものであり、電源層１
１と電源帰線層１３とに挟まれてストリップ構造を形成
することにより電源ノイズに起因する信号線へのクロス
トーク、または高周波信号パルス伝送による信号線どう
しのクロストークが抑制される。
８にデータパルス等を導通させるものであり、電源層１
１と電源帰線層１３とに挟まれてストリップ構造を形成
することにより電源ノイズに起因する信号線へのクロス
トーク、または高周波信号パルス伝送による信号線どう
しのクロストークが抑制される。
【００３１】接続ビア９、１０は、既存技術による一般
的な接続ビアと同様、絶縁層５および配線層６の積層段
階で、絶縁層５にパターンニングした穴を通してその上
層の配線層と下層の配線層とをコンタクトさせて形成し
たものである。
的な接続ビアと同様、絶縁層５および配線層６の積層段
階で、絶縁層５にパターンニングした穴を通してその上
層の配線層と下層の配線層とをコンタクトさせて形成し
たものである。
【００３２】本発明の第１の実施例に係る半導体集積回
路実装基板は、このような構造を有し、各半導体集積回
路チップに対して個別に最適の静電容量を有するコンデ
ンサを接続することにより、半導体集積回路チップごと
の電源系ノイズの有効な除去を実現している。
路実装基板は、このような構造を有し、各半導体集積回
路チップに対して個別に最適の静電容量を有するコンデ
ンサを接続することにより、半導体集積回路チップごと
の電源系ノイズの有効な除去を実現している。
【００３３】なお、このような半導体集積回路チップご
との電源系ノイズの有効な除去のためのバイパスコンデ
ンサには、通常 0.1μＦから0.01μＦ程度の容量値のコ
ンデンサが採用される。このコンデンサの容量値は、誘
電体の面積や誘電体層の厚さを調節するか、またはその
誘電体層の材質を選択することで、適宜異なった容量値
に設定して、対応する半導体集積回路チップの電源系ノ
イズ除去に最適なものとすることができる。
との電源系ノイズの有効な除去のためのバイパスコンデ
ンサには、通常 0.1μＦから0.01μＦ程度の容量値のコ
ンデンサが採用される。このコンデンサの容量値は、誘
電体の面積や誘電体層の厚さを調節するか、またはその
誘電体層の材質を選択することで、適宜異なった容量値
に設定して、対応する半導体集積回路チップの電源系ノ
イズ除去に最適なものとすることができる。
【００３４】（実施例２）図３は本発明の第２の実施例
に係る半導体集積回路実装基板の構成を示す側面断面図
である。
に係る半導体集積回路実装基板の構成を示す側面断面図
である。
【００３５】この第２の実施例に係る半導体集積回路実
装基板の構造は、前述の第１の実施例の半導体集積回路
実装基板とほぼ同様であるが、第１の導電体電極層２０
２が第１の実施例のような基板全面に貼設された一枚ベ
タの共通電極ではなく、第２の導電体電極層２０４と同
様に誘電体層２０３の上面に複数に分割されて貼設され
ており、その対向する第２の導電体電極層２０４ととも
に誘電体層２０３を挟持して独立した複数のコンデンサ
が形成され、これらのコンデンサの一つ一つの静電容量
がその対応する半導体集積回路チップ２０８の電源系ノ
イズ除去に最適となるように誘電体層２０３の膜厚を計
算に入れて設定されている点が異なっている。この第２
の実施例に係る半導体集積回路実装基板は、このように
各半導体集積回路チップ２０８ごとに接続されるコンデ
ンサの各々が共通電極を用いない全く独立した複数のコ
ンデンサであるので、各コンデンサ間で電源ノイズが相
互に影響を与えあうことを、第１の実施例よりもさらに
効果的に防止することができる。
装基板の構造は、前述の第１の実施例の半導体集積回路
実装基板とほぼ同様であるが、第１の導電体電極層２０
２が第１の実施例のような基板全面に貼設された一枚ベ
タの共通電極ではなく、第２の導電体電極層２０４と同
様に誘電体層２０３の上面に複数に分割されて貼設され
ており、その対向する第２の導電体電極層２０４ととも
に誘電体層２０３を挟持して独立した複数のコンデンサ
が形成され、これらのコンデンサの一つ一つの静電容量
がその対応する半導体集積回路チップ２０８の電源系ノ
イズ除去に最適となるように誘電体層２０３の膜厚を計
算に入れて設定されている点が異なっている。この第２
の実施例に係る半導体集積回路実装基板は、このように
各半導体集積回路チップ２０８ごとに接続されるコンデ
ンサの各々が共通電極を用いない全く独立した複数のコ
ンデンサであるので、各コンデンサ間で電源ノイズが相
互に影響を与えあうことを、第１の実施例よりもさらに
効果的に防止することができる。
【００３６】本発明の第２の実施例に係る半導体集積回
路実装基板は、このような構造を有し、各半導体集積回
路チップに対して個別に最適の静電容量を有する全く独
立したコンデンサを接続することにより、半導体集積回
路チップごとの電源系ノイズのさらに有効な除去を実現
している。
路実装基板は、このような構造を有し、各半導体集積回
路チップに対して個別に最適の静電容量を有する全く独
立したコンデンサを接続することにより、半導体集積回
路チップごとの電源系ノイズのさらに有効な除去を実現
している。
【００３７】（実施例３）図４（ａ）は第３の実施例に
係る半導体集積回路実装基板の構成を示す側面断面図、
図４（ｂ）はそのコンデンサ部分の構造を拡大して示す
Ａ−Ｂ側面断面図、図５はこの第３の実施例に係る半導
体集積回路実装基板の構成を示す一部省略斜視図であ
る。
係る半導体集積回路実装基板の構成を示す側面断面図、
図４（ｂ）はそのコンデンサ部分の構造を拡大して示す
Ａ−Ｂ側面断面図、図５はこの第３の実施例に係る半導
体集積回路実装基板の構成を示す一部省略斜視図であ
る。
【００３８】この第３の実施例に係る半導体集積回路実
装基板は、第１および第２の実施例の半導体集積回路実
装基板と比べて、基板、積層構造、半導体集積回路チッ
プはほぼ同様な構造を有しているが、誘電体層および導
電体電極層が異なっており、特に導電体電極層の電極の
形状が、図５に示すように櫛形であり、水平方向に対向
する電極である、ということを特徴としている。
装基板は、第１および第２の実施例の半導体集積回路実
装基板と比べて、基板、積層構造、半導体集積回路チッ
プはほぼ同様な構造を有しているが、誘電体層および導
電体電極層が異なっており、特に導電体電極層の電極の
形状が、図５に示すように櫛形であり、水平方向に対向
する電極である、ということを特徴としている。
【００３９】その構造を下層から順に簡潔に説明する
と、図４（ａ）に示すように、シリコン（Ｓｉ）、ある
いは窒化アルミニウム（ＡｌＮ）等の材料からなる基板
３０１と、その基板３０１上面全面に貼設された誘電体
層３０３と、その誘電体層３０３の上面に貼設された、
アルミニウム（Ａｌ）またはタングステン（Ｗ）または
銅（Ｃｕ）などの金属導体からなる櫛形の第１の導電体
電極３０４と、この櫛形の第１の導電体電極３０４に同
一平面上で対向するように配設された第１の導電体電極
３０４と同様の材質よりなる櫛形の第２の導電体電極３
０５と、これらの櫛形の導電体電極３０４、３０５の上
から成膜されて、対向する導電体電極間を埋めるような
形に配設された絶縁性の良好なポリイミドからなる絶縁
層３０８と、その上に交互に複数層積層される金属導体
からなる配線層３０７およびポリイミドからなる絶縁層
３０８と、その最上層の表面に実装される半導体集積回
路チップ３１０と、第１の導電体電極３０４および第２
の導電体電極３０５とそれに対応する半導体集積回路チ
ップ３１０の各電源系端子とを接続するための接続ビア
３１１、３１２と、を具備している。
と、図４（ａ）に示すように、シリコン（Ｓｉ）、ある
いは窒化アルミニウム（ＡｌＮ）等の材料からなる基板
３０１と、その基板３０１上面全面に貼設された誘電体
層３０３と、その誘電体層３０３の上面に貼設された、
アルミニウム（Ａｌ）またはタングステン（Ｗ）または
銅（Ｃｕ）などの金属導体からなる櫛形の第１の導電体
電極３０４と、この櫛形の第１の導電体電極３０４に同
一平面上で対向するように配設された第１の導電体電極
３０４と同様の材質よりなる櫛形の第２の導電体電極３
０５と、これらの櫛形の導電体電極３０４、３０５の上
から成膜されて、対向する導電体電極間を埋めるような
形に配設された絶縁性の良好なポリイミドからなる絶縁
層３０８と、その上に交互に複数層積層される金属導体
からなる配線層３０７およびポリイミドからなる絶縁層
３０８と、その最上層の表面に実装される半導体集積回
路チップ３１０と、第１の導電体電極３０４および第２
の導電体電極３０５とそれに対応する半導体集積回路チ
ップ３１０の各電源系端子とを接続するための接続ビア
３１１、３１２と、を具備している。
【００４０】この第３の実施例に係る半導体集積回路実
装基板においては、同一平面上で絶縁層３０８を介して
対向するように配設された櫛形の第１の導電体電極３０
４と櫛形の第２の導電体電極３０５と上あるいは下の誘
電体層によりコンデンサが形成されている。
装基板においては、同一平面上で絶縁層３０８を介して
対向するように配設された櫛形の第１の導電体電極３０
４と櫛形の第２の導電体電極３０５と上あるいは下の誘
電体層によりコンデンサが形成されている。
【００４１】そしてこのコンデンサは、図５に示すごと
く、その対応する半導体集積回路チップ３１０の平面的
に真下に位置するように配置されており、接続ビア３１
１、３１２によって、その櫛形の第１の導電体電極３０
４と櫛形の第２の導電体電極３０５のうち一方が半導体
集積回路チップ３１０の電源端子に、他方が半導体集積
回路チップ３１０の電源帰線（グランド）端子に接続さ
れて、半導体集積回路チップ３１０のバイパスコンデン
サとして機能する。
く、その対応する半導体集積回路チップ３１０の平面的
に真下に位置するように配置されており、接続ビア３１
１、３１２によって、その櫛形の第１の導電体電極３０
４と櫛形の第２の導電体電極３０５のうち一方が半導体
集積回路チップ３１０の電源端子に、他方が半導体集積
回路チップ３１０の電源帰線（グランド）端子に接続さ
れて、半導体集積回路チップ３１０のバイパスコンデン
サとして機能する。
【００４２】このように構成されたコンデンサの静電容
量について、それが接続される半導体集積回路チップの
バイパスコンデンサとして最適な値となるように、その
線幅や配線間隔や誘電体層厚を変えて調節する。このと
きの静電容量値は、以下に示す関係式から求めることが
できる。即ち、図４（ｂ）に示した隣り合う 2本の電極
３０４および電極３０５とこれらの電極の接する誘電体
層３０３とによって構成される静電容量の値Ｃは、同図
に示すように 2本の電極３０４および電極３０５の線幅
をｗ、その厚さをｔ、これら 2本の電極間の間隙をｓ、
誘電体層３０３の層厚をｈ、その誘電率をεとすると、 Ｃ＝εＫ（ｋ')／Ｋ（ｋ) 、 但し、 ｋ ＝（ｓ／ｈ）／（ｓ／ｈ＋ 2ｗ／ｈ）、 ｋ' ＝（ 1−ｋ2 ）1/2 なお、この第３の実施例において、誘電体層３０３は最
下層 1層だけでなく、櫛形の導電体電極を挟み込むよう
にその上下両方に計 2層配設してもよい。
量について、それが接続される半導体集積回路チップの
バイパスコンデンサとして最適な値となるように、その
線幅や配線間隔や誘電体層厚を変えて調節する。このと
きの静電容量値は、以下に示す関係式から求めることが
できる。即ち、図４（ｂ）に示した隣り合う 2本の電極
３０４および電極３０５とこれらの電極の接する誘電体
層３０３とによって構成される静電容量の値Ｃは、同図
に示すように 2本の電極３０４および電極３０５の線幅
をｗ、その厚さをｔ、これら 2本の電極間の間隙をｓ、
誘電体層３０３の層厚をｈ、その誘電率をεとすると、 Ｃ＝εＫ（ｋ')／Ｋ（ｋ) 、 但し、 ｋ ＝（ｓ／ｈ）／（ｓ／ｈ＋ 2ｗ／ｈ）、 ｋ' ＝（ 1−ｋ2 ）1/2 なお、この第３の実施例において、誘電体層３０３は最
下層 1層だけでなく、櫛形の導電体電極を挟み込むよう
にその上下両方に計 2層配設してもよい。
【００４３】本発明の第３の実施例に係る半導体集積回
路実装基板は、このような構造を有しており、各半導体
集積回路チップに対して個別に最適の静電容量を有する
コンデンサが接続されて、半導体集積回路チップごとの
電源系ノイズの有効な除去を実現している。
路実装基板は、このような構造を有しており、各半導体
集積回路チップに対して個別に最適の静電容量を有する
コンデンサが接続されて、半導体集積回路チップごとの
電源系ノイズの有効な除去を実現している。
【００４４】なお本実施例においては、基板に窒化アル
ミニウム（ＡｌＮ）等のセラミック材料あるいはシリコ
ン（Ｓｉ）等を用い、コンデンサおよびその上層の積層
構造としてポリイミド薄膜および銅の積層構造を採用し
たが、必ずしもこれには限定されない。例えば積層構造
には、グリーンシートなどセラミック材料による厚膜構
造を用いてもよい。また、基板上に同時焼成積層構造を
用いて、コンデンサをその同時焼成積層構造内に形成し
て、これを補助的に上述のコンデンサとともに使用する
ことによっても、同様の電源ノイズの除去の効果を得る
ことができる。
ミニウム（ＡｌＮ）等のセラミック材料あるいはシリコ
ン（Ｓｉ）等を用い、コンデンサおよびその上層の積層
構造としてポリイミド薄膜および銅の積層構造を採用し
たが、必ずしもこれには限定されない。例えば積層構造
には、グリーンシートなどセラミック材料による厚膜構
造を用いてもよい。また、基板上に同時焼成積層構造を
用いて、コンデンサをその同時焼成積層構造内に形成し
て、これを補助的に上述のコンデンサとともに使用する
ことによっても、同様の電源ノイズの除去の効果を得る
ことができる。
【００４５】
【発明の効果】以上、詳細に説明したように、本発明の
半導体集積回路実装基板は、高速スイッチング動作時の
電源ノイズの発生を効果的に抑制し、誤動作などの発生
の問題を解消して、信頼性が高くかつ半導体集積回路や
個別部品の高集積化、高密度実装化を実現した半導体集
積回路実装基板である。
半導体集積回路実装基板は、高速スイッチング動作時の
電源ノイズの発生を効果的に抑制し、誤動作などの発生
の問題を解消して、信頼性が高くかつ半導体集積回路や
個別部品の高集積化、高密度実装化を実現した半導体集
積回路実装基板である。
【図１】本発明の第１の実施例の半導体集積回路実装基
板の構成を示す側面断面図。
板の構成を示す側面断面図。
【図２】本発明の第１の実施例の半導体集積回路実装基
板の構成を示す斜視図。
板の構成を示す斜視図。
【図３】本発明の第２の実施例の半導体集積回路実装基
板の構成を示す側面断面図。
板の構成を示す側面断面図。
【図４】本発明の第３の実施例に係る半導体集積回路実
装基板の構成を示す側面断面図（ａ）およびそのコンデ
ンサ部分を拡大して示したＡ−Ｂ側面断面図（ｂ）。
装基板の構成を示す側面断面図（ａ）およびそのコンデ
ンサ部分を拡大して示したＡ−Ｂ側面断面図（ｂ）。
【図５】本発明の第３の実施例に係る半導体集積回路実
装基板の構成を示す斜視図。
装基板の構成を示す斜視図。
【図６】従来の半導体集積回路実装基板の構成を示す平
面図。
面図。
【図７】従来の半導体集積回路実装基板の構成を示す側
面断面図。
面断面図。
１…………基板 ２…………第１の導電体電極層 ３…………誘電体層 ４…………第２の導電体電極層 ５…………絶縁層 ６…………配線層 ８…………半導体集積回路チップ ９、１０…接続ビア １１…………電源配線層 １２…………信号配線層 １３…………電源帰線（グランド）配線層 １４…………電源端子 １５…………電源帰線端子
Claims (1)
- 【特許請求の範囲】 【請求項１】 導電体層と第１の誘電体層とを交互に積
層してなる多層配線基板上に 1チップ以上の半導体集積
回路チップを実装し、該半導体集積回路チップの電位の
異なる 2端子間に接続されるバイパスコンデンサを有す
る半導体集積回路実装基板において、 前記多層配線基板に第２の誘電体層が配設され前記第２
の誘電体層上の同一導電体層あるいは該第２の誘電体層
を介して隣接する異なった導電体層に前記バイパスコン
デンサの対向電極が形成され、該バイパスコンデンサの
一方の電極および前記半導体集積回路チップの電源回路
の一端ならびに前記バイパスコンデンサの他方の電極お
よび前記半導体集積回路チップの電源回路の前記一端と
は電位の異なる他端とが電気的に接続されてなる構造を
有し、前記半導体集積回路チップごとに個別に 1つ以上
電気的に接続された前記バイパスコンデンサが、前記半
導体集積回路チップの前記半導体集積回路実装基板への
投影面積内に配設されてなることを特徴とする半導体集
積回路実装基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3190039A JPH0536857A (ja) | 1991-07-30 | 1991-07-30 | 半導体集積回路実装基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3190039A JPH0536857A (ja) | 1991-07-30 | 1991-07-30 | 半導体集積回路実装基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0536857A true JPH0536857A (ja) | 1993-02-12 |
Family
ID=16251345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3190039A Withdrawn JPH0536857A (ja) | 1991-07-30 | 1991-07-30 | 半導体集積回路実装基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0536857A (ja) |
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1991
- 1991-07-30 JP JP3190039A patent/JPH0536857A/ja not_active Withdrawn
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