JPH0463435A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH0463435A JPH0463435A JP17587690A JP17587690A JPH0463435A JP H0463435 A JPH0463435 A JP H0463435A JP 17587690 A JP17587690 A JP 17587690A JP 17587690 A JP17587690 A JP 17587690A JP H0463435 A JPH0463435 A JP H0463435A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- concentration impurity
- impurity region
- oxide film
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
Ｌ Ｄ Ｄ （ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉ
ｎ ）構造のＭＯＳＦＥＴ及びその製造方法に関し、 ゲート電極下のゲート酸化膜に欠陥を形成しないように
し、動作信頼性の高いＭＯＳＦＥＴを得ることを目的と
し、 ゲート電極のエツジ部分を境に、ソースまたはドレイン
を構成する低濃度不純物領域に接する高濃度不純物領域
を形成した構成とし、その製造に際１７、半導体基板上
に絶縁膜を形成後、その表面にゲート電極ダミーパター
ンを形成する工程と、ゲート電極ダミーパターンをマス
クにして垂直方向イオン注入を行なって低濃度不純物領
域を形成する工程と、絶縁膜及びゲート電極ダミーパタ
ーンを除去し、半導体基板上にゲート酸化膜及びゲート
電極ダミーパターンよりも幅の大きいゲート電極を形成
する工程と、ゲート電極をマスクにして垂直方向イオン
注入を行なって高濃度不純物領域を形成する工程とを含
む。
ｎ ）構造のＭＯＳＦＥＴ及びその製造方法に関し、 ゲート電極下のゲート酸化膜に欠陥を形成しないように
し、動作信頼性の高いＭＯＳＦＥＴを得ることを目的と
し、 ゲート電極のエツジ部分を境に、ソースまたはドレイン
を構成する低濃度不純物領域に接する高濃度不純物領域
を形成した構成とし、その製造に際１７、半導体基板上
に絶縁膜を形成後、その表面にゲート電極ダミーパター
ンを形成する工程と、ゲート電極ダミーパターンをマス
クにして垂直方向イオン注入を行なって低濃度不純物領
域を形成する工程と、絶縁膜及びゲート電極ダミーパタ
ーンを除去し、半導体基板上にゲート酸化膜及びゲート
電極ダミーパターンよりも幅の大きいゲート電極を形成
する工程と、ゲート電極をマスクにして垂直方向イオン
注入を行なって高濃度不純物領域を形成する工程とを含
む。
本発明は、ＬＤＤ構造のＭＯＳＦＥＴ及びその製造方法
に関する。
に関する。
近年、ＬＳＩて用いられるトランジスタは微細化か要求
されてきており、今後その傾向はまずます強くなるもの
と考えられる。このように微細化を行なうとホットエレ
クトロンによる閾値電圧Ｖ ＴＨや相互コンダクタンス
の変動等の問題を生じ、このため、ポットエレクトロン
効果を抑える必要かある。そこて、このホットエレクト
ロンによる耐圧低下の原因である高電界を緩和するため
の低濃度不純物拡散領域ソース、ドレインの一部として
もつ、ＬＤＤ）ランジスタか用いられるようになってき
た。この場合、低濃度不純物拡散領域かゲート電極下に
まで重なるように形成した方か高電界集中がより緩和さ
れることが知られている。
されてきており、今後その傾向はまずます強くなるもの
と考えられる。このように微細化を行なうとホットエレ
クトロンによる閾値電圧Ｖ ＴＨや相互コンダクタンス
の変動等の問題を生じ、このため、ポットエレクトロン
効果を抑える必要かある。そこて、このホットエレクト
ロンによる耐圧低下の原因である高電界を緩和するため
の低濃度不純物拡散領域ソース、ドレインの一部として
もつ、ＬＤＤ）ランジスタか用いられるようになってき
た。この場合、低濃度不純物拡散領域かゲート電極下に
まで重なるように形成した方か高電界集中がより緩和さ
れることが知られている。
第２図は従来の一例の製造工程図を示す。同図（Ａ）に
おいて、Ｐ形シリコン基板１ （半導体基板）上に通常
のＬＯＧＯ３工程を用いて素子分離領域２を数１０００
人形成した後にゲート酸化膜３（酸化シリコン）を数１
００人形成し、更にその表面に多結晶シリコンのゲート
電極４を数１０００人形成する。
おいて、Ｐ形シリコン基板１ （半導体基板）上に通常
のＬＯＧＯ３工程を用いて素子分離領域２を数１０００
人形成した後にゲート酸化膜３（酸化シリコン）を数１
００人形成し、更にその表面に多結晶シリコンのゲート
電極４を数１０００人形成する。
次に同図（Ｂ）において、ゲート電極４をマスクにして
斜め方向イオン注入（低濃度不純物は基板１と逆導電形
の例えばリンで、ドーズ量は１０′３〜Ｉ Ｏｌ４ｃＩ
Ｔ！−２）により低濃度不純物領域５を形成する。この
斜め方向イオン注入は、ゲート電極４下にまで重なるよ
うに低濃度不純物領域５を形成するためである。
斜め方向イオン注入（低濃度不純物は基板１と逆導電形
の例えばリンで、ドーズ量は１０′３〜Ｉ Ｏｌ４ｃＩ
Ｔ！−２）により低濃度不純物領域５を形成する。この
斜め方向イオン注入は、ゲート電極４下にまで重なるよ
うに低濃度不純物領域５を形成するためである。
続いて同図（Ｃ）に示す如く、表面に酸化シリコン膜６
′ （破線）を形成し、その後異方性エツチングにより
、ゲート電極４の両側に側壁部６か幅０．２μｍ〜０．
４μｍ程度残るように他の部分を除去する。次に同図（
Ｄ）に示す如く、ゲート電極４及び側壁部６をマスクに
して垂直方向イオン注入（高濃度不純物は基板１と逆導
電形の例えばヒ素で、ドーズ量は１０１６ｃｍ−２以下
）により高濃度不純物領域７を形成する。次に同図（Ｅ
）において、例えばＰＳＧ等の層間絶縁膜８を数１００
０人形成して電極窓８ａを開孔し、ここに例えばアルミ
ニウ１９合金等の配線金属９を数１０００人パターニン
グ形成する。
′ （破線）を形成し、その後異方性エツチングにより
、ゲート電極４の両側に側壁部６か幅０．２μｍ〜０．
４μｍ程度残るように他の部分を除去する。次に同図（
Ｄ）に示す如く、ゲート電極４及び側壁部６をマスクに
して垂直方向イオン注入（高濃度不純物は基板１と逆導
電形の例えばヒ素で、ドーズ量は１０１６ｃｍ−２以下
）により高濃度不純物領域７を形成する。次に同図（Ｅ
）において、例えばＰＳＧ等の層間絶縁膜８を数１００
０人形成して電極窓８ａを開孔し、ここに例えばアルミ
ニウ１９合金等の配線金属９を数１０００人パターニン
グ形成する。
Ｃ発明か解決しようとする課題〕
第２図（Ｂ）に示す斜め方向イオン注入に際し、第３図
に示す如（、低濃度イオンはゲート電極４、ゲート酸化
膜３を通過して基板ｌに達する。このとき、ゲート酸化
膜３に×印で示した欠陥を生しるか、従来例は、第３図
に示すように斜め方向イオン注入を行なっているので欠
陥かグー１〜電極４下のゲート酸化膜３にも存在する。
に示す如（、低濃度イオンはゲート電極４、ゲート酸化
膜３を通過して基板ｌに達する。このとき、ゲート酸化
膜３に×印で示した欠陥を生しるか、従来例は、第３図
に示すように斜め方向イオン注入を行なっているので欠
陥かグー１〜電極４下のゲート酸化膜３にも存在する。
このため、その後の熱処理によってストレスを受けるこ
とによってゲート電極４下のゲート酸化膜３の膜質か悪
化し、トランジスタ特性か悪くなる等、信頼性か低くな
る問題点があった。
とによってゲート電極４下のゲート酸化膜３の膜質か悪
化し、トランジスタ特性か悪くなる等、信頼性か低くな
る問題点があった。
本発明は、ゲート電極下のゲート酸化膜に欠陥を生じな
いようにし、動作信頼性の高い半導体装置及びその製造
方法を提供することを目的とする。
いようにし、動作信頼性の高い半導体装置及びその製造
方法を提供することを目的とする。
上記問題点は、ゲート電極のエツジ部分を境に、ソース
またはドレインを構成する低濃度不純物領域に接する高
濃度不純物領域を形成してなることを特徴とする半導体
装置によって解決される。又、半導体基板上に絶縁膜を
形成後、その表面にゲート電極ダミーパターンを形成す
る工程と、ゲート電極ダミーパターンをマスクにして垂
直方向イオン注入を行なって低濃度不純物領域を形成す
る工程と、絶縁膜及びゲート電極ダミーパターンを除去
し、半導体基板上にゲート酸化膜及びゲート電極ダミー
パターンよりも幅の大きいゲート電極を形成する工程と
、ゲート電極をマスクにして垂直方向イオン注入を行な
って高濃度不純物領域を形成する工程とを含むことを特
徴とする半導体装置の製造方法によって解決される。
またはドレインを構成する低濃度不純物領域に接する高
濃度不純物領域を形成してなることを特徴とする半導体
装置によって解決される。又、半導体基板上に絶縁膜を
形成後、その表面にゲート電極ダミーパターンを形成す
る工程と、ゲート電極ダミーパターンをマスクにして垂
直方向イオン注入を行なって低濃度不純物領域を形成す
る工程と、絶縁膜及びゲート電極ダミーパターンを除去
し、半導体基板上にゲート酸化膜及びゲート電極ダミー
パターンよりも幅の大きいゲート電極を形成する工程と
、ゲート電極をマスクにして垂直方向イオン注入を行な
って高濃度不純物領域を形成する工程とを含むことを特
徴とする半導体装置の製造方法によって解決される。
本発明では、垂直方向イオン注入で低濃度不純物領域を
形成した後、新たにゲート酸化膜及びゲート電極を形成
して高濃度不純物領域を形成しているため、ゲート電極
下のゲート酸化膜には欠陥を生じることはない。
形成した後、新たにゲート酸化膜及びゲート電極を形成
して高濃度不純物領域を形成しているため、ゲート電極
下のゲート酸化膜には欠陥を生じることはない。
第１図は本発明の一実施例の製造工程図を示す。
同図（Ａ）において、Ｐ形シリコン基板１上にＬＯＣＯ
３工程を用いて素子分離領域２を形成し、続いてそれ以
外の部分に絶縁膜１０（例えば酸化膜）を数１００人形
成し、更に、絶縁膜１０の表面にレジスト膜１１ （ゲ
ート電極のダミーパターン）を形成する。この場合、レ
ジスト膜１１は、同図（Ｃ）におけるゲート酸化膜形成
時の熱処理によってトランジスタの実効チャネル長か短
くなることを想定したうえで、その幅が実効チャネル長
よりも僅かに大きくなるように形成する。次に同図（Ｂ
）において、レジスト膜１１をマスクにして垂直方向イ
オン注入（低濃度不純物は例えばリンで、ドーズ量は１
０１３〜１０ ”ａｍ−２）により低濃度不純物領域１
２を形成する。
３工程を用いて素子分離領域２を形成し、続いてそれ以
外の部分に絶縁膜１０（例えば酸化膜）を数１００人形
成し、更に、絶縁膜１０の表面にレジスト膜１１ （ゲ
ート電極のダミーパターン）を形成する。この場合、レ
ジスト膜１１は、同図（Ｃ）におけるゲート酸化膜形成
時の熱処理によってトランジスタの実効チャネル長か短
くなることを想定したうえで、その幅が実効チャネル長
よりも僅かに大きくなるように形成する。次に同図（Ｂ
）において、レジスト膜１１をマスクにして垂直方向イ
オン注入（低濃度不純物は例えばリンで、ドーズ量は１
０１３〜１０ ”ａｍ−２）により低濃度不純物領域１
２を形成する。
続いて、同図（Ｂ）に示すレジスト膜１１及び絶縁膜１
０を除去し、しかる後、同図（Ｃ）に示すようにゲート
酸化膜１３及び多結晶シリコンのゲート電極１４を数１
０００人形成する。この場合、ゲート電極１４は、その
輻か第２図に示す従来例におけるゲート電極４及び側壁
部６を合計した幅になるように形成する。
０を除去し、しかる後、同図（Ｃ）に示すようにゲート
酸化膜１３及び多結晶シリコンのゲート電極１４を数１
０００人形成する。この場合、ゲート電極１４は、その
輻か第２図に示す従来例におけるゲート電極４及び側壁
部６を合計した幅になるように形成する。
次に同図（Ｄ）において、ゲート電極１４をマスクにし
て垂直方向イオン注入（高濃度不純物は例えばヒ素で、
ドーズ量は１０”ａｎ−２以下）により高濃度不純物領
域１５を形成する。この垂直方向イオン注入によって高
濃度不純物領域１５上のゲート酸化膜１３には欠陥を生
じるか、ゲート電極１４下に形成されたゲート酸化膜１
３には欠陥を生じない。次に同図（Ｅ）において、層間
絶縁膜８を形成して電極窓８ａを開孔し、ここに配線金
属９をパターニング形成する。
て垂直方向イオン注入（高濃度不純物は例えばヒ素で、
ドーズ量は１０”ａｎ−２以下）により高濃度不純物領
域１５を形成する。この垂直方向イオン注入によって高
濃度不純物領域１５上のゲート酸化膜１３には欠陥を生
じるか、ゲート電極１４下に形成されたゲート酸化膜１
３には欠陥を生じない。次に同図（Ｅ）において、層間
絶縁膜８を形成して電極窓８ａを開孔し、ここに配線金
属９をパターニング形成する。
同図（Ｅ）に示す如く、本発明になる半導体装置は、ゲ
ート電極１４に従来例のような側壁部は設けられておら
ず、ゲート電極１４のエツジ部分１４ａを境に高濃度不
純物領域１５が形成されている。又、ゲート電極１４下
に形成されているゲート酸化膜１３には欠陥がなく、熱
処理を行なっても膜質が悪化することはない。
ート電極１４に従来例のような側壁部は設けられておら
ず、ゲート電極１４のエツジ部分１４ａを境に高濃度不
純物領域１５が形成されている。又、ゲート電極１４下
に形成されているゲート酸化膜１３には欠陥がなく、熱
処理を行なっても膜質が悪化することはない。
以上説明した如く、本発明によれば、ゲート電極下のゲ
ート酸化膜には欠陥を生じることはなく、熱処理を行な
っても膜質か悪化することはなく、動作信頼性の高いＬ
ＤＤ ）ランジスタを得ることができる。
ート酸化膜には欠陥を生じることはなく、熱処理を行な
っても膜質か悪化することはなく、動作信頼性の高いＬ
ＤＤ ）ランジスタを得ることができる。
第１図は本発明の一実施例の製造工程図、第２図は従来
の一例の製造工程図、 第３図は従来例における欠陥を示す図である。 図において、 はシリコン基板（半導体基板）、 ０は絶縁膜、 １はレジスト膜（ゲート電極ダミーパタ２は低濃度不純
物領域、 ３はゲート酸化膜、 ４はゲート電極、 ４ａはゲート電極のエツジ部分、 ン）、 ５は高濃度不純物領域 を示す。 一＼−】
の一例の製造工程図、 第３図は従来例における欠陥を示す図である。 図において、 はシリコン基板（半導体基板）、 ０は絶縁膜、 １はレジスト膜（ゲート電極ダミーパタ２は低濃度不純
物領域、 ３はゲート酸化膜、 ４はゲート電極、 ４ａはゲート電極のエツジ部分、 ン）、 ５は高濃度不純物領域 を示す。 一＼−】
Claims (2)
- （１）ゲート電極（１４）下の半導体領域にソースまた
はドレインを構成する低濃度不純物領域（１２）を形成
されてなるトランジスタにおいて、上記ゲート電極（１
４）のエッジ部分 （１４ａ）を境に、該低濃度不純物領域に接する高濃度
不純物領域（１５）を形成してなることを特徴とする半
導体装置。 - （２）ゲート電極（１４）下の半導体領域にソースまた
はドレインを構成する低濃度不純物領域（１２）を形成
されてなるトランジスタの製造において、 半導体基板（１）上に絶縁膜（１０）を形成後、その表
面にゲート電極ダミーパターン（１１）を形成する工程
と、 該ゲート電極ダミーパターン（１１）をマスクにして垂
直方向イオン注入を行なって低濃度不純物領域（１２）
を形成する工程と、 上記絶縁膜（１０）及びゲート電極ダミーパターン（１
１）を除去し、上記半導体基板（１）上にゲート酸化膜
（１３）及び上記ゲート電極ダミーパターン（１１）よ
りも幅の大きいゲート電極（１４）を形成する工程と、 該ゲート電極（１４）をマスクにして垂直方向イオン注
入を行なって高濃度不純物領域（１５）を形成する工程
と を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17587690A JPH0463435A (ja) | 1990-07-03 | 1990-07-03 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17587690A JPH0463435A (ja) | 1990-07-03 | 1990-07-03 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0463435A true JPH0463435A (ja) | 1992-02-28 |
Family
ID=16003756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17587690A Pending JPH0463435A (ja) | 1990-07-03 | 1990-07-03 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0463435A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5717254A (en) * | 1993-09-20 | 1998-02-10 | Fujitsu Limited | Semiconductor device including a plurality of transistors |
-
1990
- 1990-07-03 JP JP17587690A patent/JPH0463435A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5717254A (en) * | 1993-09-20 | 1998-02-10 | Fujitsu Limited | Semiconductor device including a plurality of transistors |
| US6160294A (en) * | 1993-09-20 | 2000-12-12 | Fujitsu Limited | Semiconductor device having an interconnection pattern for connecting among conductive portions of elements |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3521246B2 (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPH0463435A (ja) | 半導体装置及びその製造方法 | |
| JPH07321212A (ja) | チャネルストップ拡散層の形成方法 | |
| JPH03142841A (ja) | 半導体装置の製造方法 | |
| JPS63181378A (ja) | 半導体装置の製造方法 | |
| JPS6150398B2 (ja) | ||
| JP3058981B2 (ja) | トランジスタの製造方法 | |
| JPS6072274A (ja) | 半導体装置の製造方法 | |
| JPS6142171A (ja) | 不揮発性半導体メモリ装置の製造方法 | |
| JPH06151451A (ja) | 半導体装置の製造方法 | |
| KR100250686B1 (ko) | 반도체 소자 제조 방법 | |
| JPH053135B2 (ja) | ||
| JPH05283425A (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JPH07130997A (ja) | 高耐圧化トランジスタの製造方法 | |
| JPH04363019A (ja) | 半導体装置の製造方法 | |
| JPH0563193A (ja) | 半導体装置の製造方法 | |
| JPS6381866A (ja) | 半導体装置の製造方法 | |
| JPH06310711A (ja) | 電界効果トランジスタとその製法 | |
| JPH03227526A (ja) | 半導体素子の製造方法 | |
| JPS63153862A (ja) | 半導体装置の製造方法 | |
| JPS61166154A (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JPH08204189A (ja) | 半導体装置の製造方法 | |
| JPH04137735A (ja) | 半導体装置およびその製造方法 | |
| JPS59114869A (ja) | 多結晶シリコンの浮遊ゲ−トを有する不揮発性半導体記憶装置 | |
| JPH04277621A (ja) | 半導体装置の製造方法 |