JPH0563193A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0563193A JPH0563193A JP3225667A JP22566791A JPH0563193A JP H0563193 A JPH0563193 A JP H0563193A JP 3225667 A JP3225667 A JP 3225667A JP 22566791 A JP22566791 A JP 22566791A JP H0563193 A JPH0563193 A JP H0563193A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- isolation oxide
- diffusion region
- concentration
- selectively
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0221—Manufacture or treatment of FETs having insulated gates [IGFET] having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended-drain MOSFETs [EDMOS]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
- H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform
Landscapes
- Element Separation (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】
【目的】 ロコス法による素子間分離酸化膜の下部側に
形成される低濃度拡散領域のオフセットを防止して、ド
レイン高濃度拡散領域との連接を確実にする。 【構成】 Ｐ型シリコン基板面上に、薄い酸化膜，ポリ
シリコン層，窒化膜を順次に形成し、窒化膜パターンを
形成しこれをマスクに基板面上の分離酸化膜対応部分に
Ｎ型の不純物を低濃度に選択注入し、ポリシリコン層を
バッファに用いたロコス法による選択酸化で両側突出部
分の少ない素子間分離酸化膜を形成させ、さらに分離酸
化膜上に一部延長されたゲート電極を選択的に形成し、
ゲート電極のマスクにより、各基板部分にＮ型の不純物
を高濃度に選択注入して熱処理し、分離酸化膜の下部側
に前回の不純物注入による低濃度拡散領域を、該当各部
分に今回の不純物注入による高濃度拡散領域をそれぞれ
に選択的に形成する。
形成される低濃度拡散領域のオフセットを防止して、ド
レイン高濃度拡散領域との連接を確実にする。 【構成】 Ｐ型シリコン基板面上に、薄い酸化膜，ポリ
シリコン層，窒化膜を順次に形成し、窒化膜パターンを
形成しこれをマスクに基板面上の分離酸化膜対応部分に
Ｎ型の不純物を低濃度に選択注入し、ポリシリコン層を
バッファに用いたロコス法による選択酸化で両側突出部
分の少ない素子間分離酸化膜を形成させ、さらに分離酸
化膜上に一部延長されたゲート電極を選択的に形成し、
ゲート電極のマスクにより、各基板部分にＮ型の不純物
を高濃度に選択注入して熱処理し、分離酸化膜の下部側
に前回の不純物注入による低濃度拡散領域を、該当各部
分に今回の不純物注入による高濃度拡散領域をそれぞれ
に選択的に形成する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に関し、さらに詳しくは、Ｎチャネル（以下，Ｎｃｈ
と呼ぶ）ＭＯＳ型トランジスタのゲート電極の直下にあ
って、ロコス(Local Oxidation Silicon) 法によって形
成される素子間分離酸化膜（以下，ロコス酸化膜と呼
ぶ）を設けた半導体装置，こゝでは、ライトリー・ドー
プド・ドレイン(Lightly-Doped-Drain) 構造をもつＮｃ
ｈ中耐圧ＭＯＳ型トランジスタの製造方法の改良に係る
ものである。
法に関し、さらに詳しくは、Ｎチャネル（以下，Ｎｃｈ
と呼ぶ）ＭＯＳ型トランジスタのゲート電極の直下にあ
って、ロコス(Local Oxidation Silicon) 法によって形
成される素子間分離酸化膜（以下，ロコス酸化膜と呼
ぶ）を設けた半導体装置，こゝでは、ライトリー・ドー
プド・ドレイン(Lightly-Doped-Drain) 構造をもつＮｃ
ｈ中耐圧ＭＯＳ型トランジスタの製造方法の改良に係る
ものである。
【０００２】
【従来の技術】図３(a) ないし(f) は、従来例方法によ
るこの種のライトリー・ドープド・ドレイン構造をもつ
Ｎｃｈ中耐圧トランジスタの主要な製造工程を順次模式
的に示すそれぞれに断面図であり、また、図４は同上方
法によって製造されたロコス酸化膜の下部側におけるド
レイン対応の低濃度，高濃度各領域部の構成を模式的に
示す拡大断面図である。
るこの種のライトリー・ドープド・ドレイン構造をもつ
Ｎｃｈ中耐圧トランジスタの主要な製造工程を順次模式
的に示すそれぞれに断面図であり、また、図４は同上方
法によって製造されたロコス酸化膜の下部側におけるド
レイン対応の低濃度，高濃度各領域部の構成を模式的に
示す拡大断面図である。
【０００３】すなわち、この従来例方法においては、ま
ず、シリコン基板１の主面上に、所望の基板濃度になる
ように P型の不純物を注入かつ拡散（図３(a))させ、か
つ当該シリコン基板１の主面上をO2またはH2/O2 などに
より酸化させて薄い下敷き酸化膜２を形成しておき、ま
た、当該下敷き酸化膜２上に窒化膜をデポジションした
上で、公知の写真製版法，およびエッチング技術によっ
て、ロコス酸化膜対応部分をそれぞれ選択的に除去して
窒化膜パターン３を形成すると共に、これらの各窒化膜
パターン３，およびレジストパターン４をマスクに用
い、選択された除去部分対応の前記シリコン基板１の主
面上に対し、これらの窒化膜パターン３，およびレジス
トパターン４を突き抜けない程度の加速電圧により、後
にN-型拡散領域を形成するための N型不純物，こゝで
は、例えば、P またはAsを選択的に注入する（図３
(b))。
ず、シリコン基板１の主面上に、所望の基板濃度になる
ように P型の不純物を注入かつ拡散（図３(a))させ、か
つ当該シリコン基板１の主面上をO2またはH2/O2 などに
より酸化させて薄い下敷き酸化膜２を形成しておき、ま
た、当該下敷き酸化膜２上に窒化膜をデポジションした
上で、公知の写真製版法，およびエッチング技術によっ
て、ロコス酸化膜対応部分をそれぞれ選択的に除去して
窒化膜パターン３を形成すると共に、これらの各窒化膜
パターン３，およびレジストパターン４をマスクに用
い、選択された除去部分対応の前記シリコン基板１の主
面上に対し、これらの窒化膜パターン３，およびレジス
トパターン４を突き抜けない程度の加速電圧により、後
にN-型拡散領域を形成するための N型不純物，こゝで
は、例えば、P またはAsを選択的に注入する（図３
(b))。
【０００４】ついで、前記レジストパターン４を除去し
た後、前記シリコン基板１のシリコン層と窒化膜パター
ン３との酸化係数の差による選択酸化を行なって各該当
部分にロコス酸化膜５をそれぞれに形成し、かつ窒化膜
パターン３を除去するが（図３(c))、このようにして選
択形成された各ロコス酸化膜５は、その形成にシリコン
層と窒化膜との酸化係数の差を利用していることから、
図４に見られる通り、いわゆるバーズビーク５ａと呼ば
れる鳥の嘴状に突出した比較的大きい寸法ｂの酸化膜部
分を生ずることになる。
た後、前記シリコン基板１のシリコン層と窒化膜パター
ン３との酸化係数の差による選択酸化を行なって各該当
部分にロコス酸化膜５をそれぞれに形成し、かつ窒化膜
パターン３を除去するが（図３(c))、このようにして選
択形成された各ロコス酸化膜５は、その形成にシリコン
層と窒化膜との酸化係数の差を利用していることから、
図４に見られる通り、いわゆるバーズビーク５ａと呼ば
れる鳥の嘴状に突出した比較的大きい寸法ｂの酸化膜部
分を生ずることになる。
【０００５】また、前記ロコス酸化膜５を形成したシリ
コン基板１の薄い酸化膜２上には、後にゲート電極を形
成するための導電膜，例えば、ポリシリコン層をデポジ
ションした上で、こゝでも、公知の写真製版法，および
エッチング技術によって、当該ポリシリコン層をパター
ニング成形することにより、該当ロコス酸化膜５上に一
部延長された所要のゲート電極６を選択的に形成する
（図３(d))。
コン基板１の薄い酸化膜２上には、後にゲート電極を形
成するための導電膜，例えば、ポリシリコン層をデポジ
ションした上で、こゝでも、公知の写真製版法，および
エッチング技術によって、当該ポリシリコン層をパター
ニング成形することにより、該当ロコス酸化膜５上に一
部延長された所要のゲート電極６を選択的に形成する
（図３(d))。
【０００６】続いて、前記各ロコス酸化膜５，およびゲ
ート電極６をマスクに用い、前記シリコン基板１の主面
上に対して、再度， N型不純物，こゝでも、例えば、P
またはAsを選択的に注入し、かつ熱処理することによ
り、前記した初回の不純物注入によっては、該当するロ
コス酸化膜５の下部側にあってN-型拡散領域７を、今回
の不純物注入によっては、該当部分にあって各N+型拡散
領域８をそれぞれに形成する（図３(e))。
ート電極６をマスクに用い、前記シリコン基板１の主面
上に対して、再度， N型不純物，こゝでも、例えば、P
またはAsを選択的に注入し、かつ熱処理することによ
り、前記した初回の不純物注入によっては、該当するロ
コス酸化膜５の下部側にあってN-型拡散領域７を、今回
の不純物注入によっては、該当部分にあって各N+型拡散
領域８をそれぞれに形成する（図３(e))。
【０００７】その後、これらの上に層間絶縁膜９を形成
し、かつ当該層間絶縁膜９の各コンタクト孔を含んでア
ルミなどの配線金属をスパッタすると共に、これをパタ
ーニングすることにより、前記ゲート電極６，および各
N+型拡散領域８に対してそれぞれにコンタクトされた金
属配線層１０を形成させ（図３(f))、このようにして前
記N-型拡散領域７を含んだ一方のN+型拡散領域８をドレ
イン部とし、かつ他方のN+型拡散領域８のみをソース部
とするライトリー・ドープド・ドレイン構造をもつＮｃ
ｈ中耐圧ＭＯＳ型トランジスタを得るのである。
し、かつ当該層間絶縁膜９の各コンタクト孔を含んでア
ルミなどの配線金属をスパッタすると共に、これをパタ
ーニングすることにより、前記ゲート電極６，および各
N+型拡散領域８に対してそれぞれにコンタクトされた金
属配線層１０を形成させ（図３(f))、このようにして前
記N-型拡散領域７を含んだ一方のN+型拡散領域８をドレ
イン部とし、かつ他方のN+型拡散領域８のみをソース部
とするライトリー・ドープド・ドレイン構造をもつＮｃ
ｈ中耐圧ＭＯＳ型トランジスタを得るのである。
【０００８】従って、上記構成によるＮｃｈ中耐圧ＭＯ
Ｓ型トランジスタでは、ソースをグランド電位，ドレイ
ンを正の電位に保持した状態で、かつゲートに正の電圧
を印加させることにより、ゲート下にチャネルが発生
し、ドレイン側からソース側へ電流を流すことができ
る。
Ｓ型トランジスタでは、ソースをグランド電位，ドレイ
ンを正の電位に保持した状態で、かつゲートに正の電圧
を印加させることにより、ゲート下にチャネルが発生
し、ドレイン側からソース側へ電流を流すことができ
る。
【０００９】なお、上記構成において、ドレイン側のゲ
ート下にロコス酸化膜５を設け、かつ当該ロコス酸化膜
５の下部側にN-型拡散領域７を形成させたのは、ゲート
電界を緩和してトランジスタの耐圧を向上させるためで
ある。
ート下にロコス酸化膜５を設け、かつ当該ロコス酸化膜
５の下部側にN-型拡散領域７を形成させたのは、ゲート
電界を緩和してトランジスタの耐圧を向上させるためで
ある。
【００１０】
【発明が解決しようとする課題】しかしながら、上記各
工程を経て製造される従来のＮｃｈ中耐圧ＭＯＳ型トラ
ンジスタにおいては、窒化膜パターン３をマスクにして
N-型拡散領域を形成するための N型不純物を選択的に注
入しておき、ロコス酸化膜５の形成後、選択酸化を行な
うことで、当該ロコス酸化膜５の下部側にN-型拡散領域
７を形成させており、こゝでのロコス酸化膜５の形成時
には、その端部が窒化膜パターン３の下側に幾分か入り
込んでバーズビーク５ａを発生するために、当該バーズ
ビーク５ａ下部側に関してはN-型拡散領域７が形成され
ず、該当部分にオフセット箇所Ａ部を生ずる可能性があ
って、ドレイン側対応のN+型拡散領域８との間が分離さ
れる惧れがあるという問題点があった。
工程を経て製造される従来のＮｃｈ中耐圧ＭＯＳ型トラ
ンジスタにおいては、窒化膜パターン３をマスクにして
N-型拡散領域を形成するための N型不純物を選択的に注
入しておき、ロコス酸化膜５の形成後、選択酸化を行な
うことで、当該ロコス酸化膜５の下部側にN-型拡散領域
７を形成させており、こゝでのロコス酸化膜５の形成時
には、その端部が窒化膜パターン３の下側に幾分か入り
込んでバーズビーク５ａを発生するために、当該バーズ
ビーク５ａ下部側に関してはN-型拡散領域７が形成され
ず、該当部分にオフセット箇所Ａ部を生ずる可能性があ
って、ドレイン側対応のN+型拡散領域８との間が分離さ
れる惧れがあるという問題点があった。
【００１１】仍って、この発明の目的とするところは、
ロコス酸化膜の下部側に形成される低濃度拡散領域にお
けるオフセットを防止して、ドレイン対応の高濃度拡散
領域との分離を確実に解消し得るようにした，この種の
半導体装置の製造方法，こゝでは、ライトリー・ドープ
ド・ドレイン構造をもつＮｃｈ中耐圧ＭＯＳ型トランジ
スタの製造方法を提供することである。
ロコス酸化膜の下部側に形成される低濃度拡散領域にお
けるオフセットを防止して、ドレイン対応の高濃度拡散
領域との分離を確実に解消し得るようにした，この種の
半導体装置の製造方法，こゝでは、ライトリー・ドープ
ド・ドレイン構造をもつＮｃｈ中耐圧ＭＯＳ型トランジ
スタの製造方法を提供することである。
【００１２】
【課題を解決するための手段】前記目的を達成するため
に、この発明に係る半導体装置の製造方法は、窒化膜パ
ターンをマスクにしたロコス法による素子分離用酸化膜
の選択酸化に際して、ポリシリコン層をバッファに用い
ることにより、バーズビークの発生を可及的に抑制し、
ライトリー・ドープド・ドレイン構造としての低濃度拡
散領域とドレイン対応の高濃度拡散領域との分離を阻止
するようにしたものである。
に、この発明に係る半導体装置の製造方法は、窒化膜パ
ターンをマスクにしたロコス法による素子分離用酸化膜
の選択酸化に際して、ポリシリコン層をバッファに用い
ることにより、バーズビークの発生を可及的に抑制し、
ライトリー・ドープド・ドレイン構造としての低濃度拡
散領域とドレイン対応の高濃度拡散領域との分離を阻止
するようにしたものである。
【００１３】すなわち、この発明は、第１導電型のシリ
コン基板の主面上に、薄い酸化膜，バッファ層となるポ
リシリコン層，および窒化膜を順次に形成し、かつ上層
の窒化膜の素子間分離酸化膜対応部分を選択的に除去し
て窒化膜パターンを形成した後、当該窒化膜パターンの
マスクで、除去部分対応の基板主面上に、第２導電型の
不純物を低濃度に選択注入する工程と、前記ポリシリコ
ン層をバッファに用いたロコス法により、両側突出部分
の少ない素子間分離酸化膜を形成する工程と、前記素子
間分離酸化膜を形成したシリコン基板上に、当該素子間
分離酸化膜上に一部延長されたゲート電極を選択的に形
成する工程と、前記素子間分離酸化膜，およびゲート電
極をマスクに用い、前記シリコン基板の該当各部分に、
第２導電型の不純物を高濃度に選択注入し、かつ熱処理
して、素子間分離酸化膜の下部側に前回の不純物注入に
よる低濃度拡散領域を、該当各部分に今回の不純物注入
による高濃度拡散領域をそれぞれに選択的に形成する工
程とを少なくとも含み、前記低濃度拡散領域と一方の高
濃度拡散領域とを連接させたことを特徴とする半導体装
置の製造方法である。
コン基板の主面上に、薄い酸化膜，バッファ層となるポ
リシリコン層，および窒化膜を順次に形成し、かつ上層
の窒化膜の素子間分離酸化膜対応部分を選択的に除去し
て窒化膜パターンを形成した後、当該窒化膜パターンの
マスクで、除去部分対応の基板主面上に、第２導電型の
不純物を低濃度に選択注入する工程と、前記ポリシリコ
ン層をバッファに用いたロコス法により、両側突出部分
の少ない素子間分離酸化膜を形成する工程と、前記素子
間分離酸化膜を形成したシリコン基板上に、当該素子間
分離酸化膜上に一部延長されたゲート電極を選択的に形
成する工程と、前記素子間分離酸化膜，およびゲート電
極をマスクに用い、前記シリコン基板の該当各部分に、
第２導電型の不純物を高濃度に選択注入し、かつ熱処理
して、素子間分離酸化膜の下部側に前回の不純物注入に
よる低濃度拡散領域を、該当各部分に今回の不純物注入
による高濃度拡散領域をそれぞれに選択的に形成する工
程とを少なくとも含み、前記低濃度拡散領域と一方の高
濃度拡散領域とを連接させたことを特徴とする半導体装
置の製造方法である。
【００１４】
【作用】従って、この発明方法においては、ポリシリコ
ン層をバッファにしたロコス法による選択酸化により、
素子間分離酸化膜を形成するようにしたから、このよう
にして選択形成された素子間分離酸化膜では、バーズビ
ーク対応の両側に突出する酸化膜部分の寸法を極めて小
さくでき、このために突出部分の下部に不純物注入部分
が確保されるもので、結果的に、その後の不純物の注
入，熱処理による高濃度拡散領域の形成に伴う低濃度拡
散領域の形成に際して、これらの各拡散領域を良好に連
接させ得る。
ン層をバッファにしたロコス法による選択酸化により、
素子間分離酸化膜を形成するようにしたから、このよう
にして選択形成された素子間分離酸化膜では、バーズビ
ーク対応の両側に突出する酸化膜部分の寸法を極めて小
さくでき、このために突出部分の下部に不純物注入部分
が確保されるもので、結果的に、その後の不純物の注
入，熱処理による高濃度拡散領域の形成に伴う低濃度拡
散領域の形成に際して、これらの各拡散領域を良好に連
接させ得る。
【００１５】
【実施例】以下，この発明に係る半導体装置の製造方法
の実施例につき、図１，および図２を参照して詳細に説
明する。
の実施例につき、図１，および図２を参照して詳細に説
明する。
【００１６】図１(a) ないし(f) は、この発明の一実施
例方法を適用したライトリー・ドープド・ドレイン構造
をもつＮｃｈ中耐圧ＭＯＳ型トランジスタの主要な製造
工程を順次模式的に示すそれぞれに断面図であり、ま
た、図２は同上方法によって製造されたロコス酸化膜の
下部側におけるドレイン対応の低濃度，高濃度各領域部
の構成を模式的に示す拡大断面図である。
例方法を適用したライトリー・ドープド・ドレイン構造
をもつＮｃｈ中耐圧ＭＯＳ型トランジスタの主要な製造
工程を順次模式的に示すそれぞれに断面図であり、ま
た、図２は同上方法によって製造されたロコス酸化膜の
下部側におけるドレイン対応の低濃度，高濃度各領域部
の構成を模式的に示す拡大断面図である。
【００１７】すなわち、この実施例方法においては、ま
ず、シリコン基板１１の主面上に、所望の基板濃度にな
るように P型の不純物を注入かつ拡散（図１(a))させ、
かつ当該シリコン基板１１の主面上をO2またはH2/O2 な
どにより酸化させて薄い下敷き酸化膜１２を形成すると
共に、当該下敷き酸化膜１２上にバッファ層となるポリ
シリコン層１３をデポジションした後、さらに、当該ポ
リシリコン層１３上に窒化膜をデポジションし、かつ公
知の写真製版法，およびエッチング技術によって、当該
窒化膜のロコス酸化膜対応部分をそれぞれ選択的に除去
して窒化膜パターン１４を形成する。また引き続き、こ
れらの各窒化膜パターン１４，およびレジストパターン
１５をマスクに用い、選択された除去部分対応の前記シ
リコン基板１１の主面上に対し、これらの窒化膜パター
ン１４，およびレジストパターン１５を突き抜けない程
度の加速電圧により、後にN-型拡散領域を形成するため
のN型不純物，こゝでは、例えば、P またはAsを選択的
に注入する（図１(b))。
ず、シリコン基板１１の主面上に、所望の基板濃度にな
るように P型の不純物を注入かつ拡散（図１(a))させ、
かつ当該シリコン基板１１の主面上をO2またはH2/O2 な
どにより酸化させて薄い下敷き酸化膜１２を形成すると
共に、当該下敷き酸化膜１２上にバッファ層となるポリ
シリコン層１３をデポジションした後、さらに、当該ポ
リシリコン層１３上に窒化膜をデポジションし、かつ公
知の写真製版法，およびエッチング技術によって、当該
窒化膜のロコス酸化膜対応部分をそれぞれ選択的に除去
して窒化膜パターン１４を形成する。また引き続き、こ
れらの各窒化膜パターン１４，およびレジストパターン
１５をマスクに用い、選択された除去部分対応の前記シ
リコン基板１１の主面上に対し、これらの窒化膜パター
ン１４，およびレジストパターン１５を突き抜けない程
度の加速電圧により、後にN-型拡散領域を形成するため
のN型不純物，こゝでは、例えば、P またはAsを選択的
に注入する（図１(b))。
【００１８】ついで、前記レジストパターン１５を除去
した後、前記ポリシリコン層１３をバッファにしたロコ
ス法による選択酸化を行なって各該当部分にロコス酸化
膜１６をそれぞれに形成し、かつ窒化膜パターン１４を
除去するが（図１(c))、このようにして選択形成された
各ロコス酸化膜１６は、前記ポリシリコン層１３をバッ
ファにして形成しているために、従来のような単にシリ
コン層と窒化膜との酸化係数の差を利用するものとは異
なって、図２に見られる通りに、従来でのバーズビーク
対応の両側に突出する酸化膜部分１６ａの寸法ａが極め
て小さく（実施例寸法ａ＜従来例寸法ｂ）なるもので、
このために当該酸化膜部分１６ａの下部に前記不純物注
入部分が確保される。
した後、前記ポリシリコン層１３をバッファにしたロコ
ス法による選択酸化を行なって各該当部分にロコス酸化
膜１６をそれぞれに形成し、かつ窒化膜パターン１４を
除去するが（図１(c))、このようにして選択形成された
各ロコス酸化膜１６は、前記ポリシリコン層１３をバッ
ファにして形成しているために、従来のような単にシリ
コン層と窒化膜との酸化係数の差を利用するものとは異
なって、図２に見られる通りに、従来でのバーズビーク
対応の両側に突出する酸化膜部分１６ａの寸法ａが極め
て小さく（実施例寸法ａ＜従来例寸法ｂ）なるもので、
このために当該酸化膜部分１６ａの下部に前記不純物注
入部分が確保される。
【００１９】また、前記ロコス酸化膜１６を形成したシ
リコン基板１１の薄い酸化膜１２上には、後にゲート電
極を形成するための導電膜，例えば、ポリシリコン層を
デポジションした上で、こゝでも、公知の写真製版法，
およびエッチング技術によって、当該ポリシリコン層を
パターニング成形することにより、該当ロコス酸化膜１
６上に一部延長された形態の所要のゲート電極１７を選
択的に形成する（図１(d))。
リコン基板１１の薄い酸化膜１２上には、後にゲート電
極を形成するための導電膜，例えば、ポリシリコン層を
デポジションした上で、こゝでも、公知の写真製版法，
およびエッチング技術によって、当該ポリシリコン層を
パターニング成形することにより、該当ロコス酸化膜１
６上に一部延長された形態の所要のゲート電極１７を選
択的に形成する（図１(d))。
【００２０】続いて、前記各ロコス酸化膜１６，および
ゲート電極１７をマスクに用い、前記シリコン基板１１
の主面上に対して、再度， N型不純物，こゝでも、例え
ば、P またはAsを選択的に注入し、かつ熱処理すること
により、前記した初回の不純物注入によっては、該当す
るロコス酸化膜１６の下部側にあってN-型拡散領域１８
を、今回の不純物注入によっては、該当部分にあってN+
型拡散領域１９をそれぞれに形成するが、この実施例の
場合には、前記 (d)工程で述べたように、該当するロコ
ス酸化膜１６の両側に突出する酸化膜部分１６ａの寸法
ａが極めて小さいために、図２からも明らかなように、
従来例の場合とは異なり、その下部側におけるN-型拡散
領域１８の形成範囲が十分で、N+型拡散領域１９との連
接が良好になされる（図１(e))。
ゲート電極１７をマスクに用い、前記シリコン基板１１
の主面上に対して、再度， N型不純物，こゝでも、例え
ば、P またはAsを選択的に注入し、かつ熱処理すること
により、前記した初回の不純物注入によっては、該当す
るロコス酸化膜１６の下部側にあってN-型拡散領域１８
を、今回の不純物注入によっては、該当部分にあってN+
型拡散領域１９をそれぞれに形成するが、この実施例の
場合には、前記 (d)工程で述べたように、該当するロコ
ス酸化膜１６の両側に突出する酸化膜部分１６ａの寸法
ａが極めて小さいために、図２からも明らかなように、
従来例の場合とは異なり、その下部側におけるN-型拡散
領域１８の形成範囲が十分で、N+型拡散領域１９との連
接が良好になされる（図１(e))。
【００２１】その後、これらの上に層間絶縁膜２０を形
成し、かつ当該層間絶縁膜２０の各コンタクト孔を含ん
でアルミなどの配線金属をスパッタすると共に、これを
パターニングすることにより、前記ゲート電極１７，お
よび各N+型拡散領域１９に対してそれぞれにコンタクト
された金属配線層２１を形成させ（図１(f))、このよう
にして、前記N-型拡散領域１８を含んだ一方のN+型拡散
領域１９をドレイン，他方のN+型拡散領域１９のみをソ
ースとする所期通りのライトリー・ドープド・ドレイン
構造を有するＮｃｈ中耐圧ＭＯＳ型トランジスタを容易
に製造し得るのである。
成し、かつ当該層間絶縁膜２０の各コンタクト孔を含ん
でアルミなどの配線金属をスパッタすると共に、これを
パターニングすることにより、前記ゲート電極１７，お
よび各N+型拡散領域１９に対してそれぞれにコンタクト
された金属配線層２１を形成させ（図１(f))、このよう
にして、前記N-型拡散領域１８を含んだ一方のN+型拡散
領域１９をドレイン，他方のN+型拡散領域１９のみをソ
ースとする所期通りのライトリー・ドープド・ドレイン
構造を有するＮｃｈ中耐圧ＭＯＳ型トランジスタを容易
に製造し得るのである。
【００２２】従って、上記構成によるＮｃｈ中耐圧ＭＯ
Ｓ型トランジスタにおいても、ソースをグランド電位，
ドレインを正の電位に保持した状態で、かつゲートに正
の電圧を印加させることにより、ゲート下にチャネルが
発生し、ドレイン側からソース側へ電流を流すことがで
きるもので、この実施例構成では、ライトリー・ドープ
ド・ドレイン構造相当のN-型拡散領域１８とN+型拡散領
域１９との接続が良好に保持されているために、こゝで
のトランジスタの耐圧が所望通りに確保されるのであ
る。
Ｓ型トランジスタにおいても、ソースをグランド電位，
ドレインを正の電位に保持した状態で、かつゲートに正
の電圧を印加させることにより、ゲート下にチャネルが
発生し、ドレイン側からソース側へ電流を流すことがで
きるもので、この実施例構成では、ライトリー・ドープ
ド・ドレイン構造相当のN-型拡散領域１８とN+型拡散領
域１９との接続が良好に保持されているために、こゝで
のトランジスタの耐圧が所望通りに確保されるのであ
る。
【００２３】なお、上記実施例方法においては、この発
明をＮチャネル中耐圧ＭＯＳ型トランジスタに適用する
場合について述べたが、Ｐチャネル中耐圧ＭＯＳ型トラ
ンジスタにも適用して同様な作用，効果を得られること
は勿論である。
明をＮチャネル中耐圧ＭＯＳ型トランジスタに適用する
場合について述べたが、Ｐチャネル中耐圧ＭＯＳ型トラ
ンジスタにも適用して同様な作用，効果を得られること
は勿論である。
【００２４】
【発明の効果】以上、実施例によって詳述したように、
この発明方法によれば、ライトリー・ドープド・ドレイ
ン構造をもつＭＯＳ型トランジスタの製造において、第
１導電型のシリコン基板の主面上に、薄い酸化膜，バッ
ファ層となるポリシリコン層，および窒化膜を順次に形
成した上で、上層の窒化膜の素子間分離酸化膜対応部分
を選択的に除去して窒化膜パターンを形成させておき、
その後、窒化膜パターンのマスクにより、除去部分対応
の基板主面上に、第２導電型の不純物を低濃度に選択注
入し、かつポリシリコン層をバッファに用いたロコス法
による選択酸化によって、素子間分離酸化膜を形成する
ようにしたから、このようにして選択形成された素子間
分離酸化膜では、バーズビーク対応の両側に突出する酸
化膜部分の寸法を極めて小さくでき、このために突出部
分の下部に不純物注入部分を確保できることになり、ま
た、素子間分離酸化膜上に一部延長されたゲート電極を
選択的に形成した上で、このゲート電極のマスクによ
り、該当各基板部分に第２導電型の不純物を高濃度に選
択注入し、かつ熱処理して、素子間分離酸化膜の下部側
に前回の不純物注入による低濃度拡散領域を、該当各部
分に今回の不純物注入による高濃度拡散領域をそれぞれ
に選択的に形成するようにしたから、これらの各拡散領
域を良好に連接させ得るもので、結果的に、従来製造方
法でのような低濃度拡散領域にオフセット部を生じたり
せず、高信頼性かつ高パフォーマンスのＭＯＳ型トラン
ジスタを容易に製造できるという優れた特長がある。
この発明方法によれば、ライトリー・ドープド・ドレイ
ン構造をもつＭＯＳ型トランジスタの製造において、第
１導電型のシリコン基板の主面上に、薄い酸化膜，バッ
ファ層となるポリシリコン層，および窒化膜を順次に形
成した上で、上層の窒化膜の素子間分離酸化膜対応部分
を選択的に除去して窒化膜パターンを形成させておき、
その後、窒化膜パターンのマスクにより、除去部分対応
の基板主面上に、第２導電型の不純物を低濃度に選択注
入し、かつポリシリコン層をバッファに用いたロコス法
による選択酸化によって、素子間分離酸化膜を形成する
ようにしたから、このようにして選択形成された素子間
分離酸化膜では、バーズビーク対応の両側に突出する酸
化膜部分の寸法を極めて小さくでき、このために突出部
分の下部に不純物注入部分を確保できることになり、ま
た、素子間分離酸化膜上に一部延長されたゲート電極を
選択的に形成した上で、このゲート電極のマスクによ
り、該当各基板部分に第２導電型の不純物を高濃度に選
択注入し、かつ熱処理して、素子間分離酸化膜の下部側
に前回の不純物注入による低濃度拡散領域を、該当各部
分に今回の不純物注入による高濃度拡散領域をそれぞれ
に選択的に形成するようにしたから、これらの各拡散領
域を良好に連接させ得るもので、結果的に、従来製造方
法でのような低濃度拡散領域にオフセット部を生じたり
せず、高信頼性かつ高パフォーマンスのＭＯＳ型トラン
ジスタを容易に製造できるという優れた特長がある。
【図１】この発明の一実施例方法を適用したライトリー
・ドープド・ドレイン構造をもつＮｃｈ中耐圧トランジ
スタの主要な製造工程を順次模式的に示すそれぞれに断
面図である。
・ドープド・ドレイン構造をもつＮｃｈ中耐圧トランジ
スタの主要な製造工程を順次模式的に示すそれぞれに断
面図である。
【図２】同上実施例方法によって製造された素子間分離
酸化膜の下部側におけるドレイン対応の低濃度，高濃度
各領域部の構成を模式的に示す拡大断面図である。
酸化膜の下部側におけるドレイン対応の低濃度，高濃度
各領域部の構成を模式的に示す拡大断面図である。
【図３】従来例方法によるライトリー・ドープド・ドレ
イン構造をもつＮｃｈ中耐圧トランジスタの主要な製造
工程を順次模式的に示すそれぞれに断面図である。
イン構造をもつＮｃｈ中耐圧トランジスタの主要な製造
工程を順次模式的に示すそれぞれに断面図である。
【図４】同上従来例方法によって製造された素子間分離
酸化膜の下部側におけるドレイン対応の低濃度，高濃度
各領域部の構成を模式的に示す拡大断面図である。
酸化膜の下部側におけるドレイン対応の低濃度，高濃度
各領域部の構成を模式的に示す拡大断面図である。
１１ P型シリコン基板 １２ 下敷き酸化膜 １３ ポリシリコン層（バッファ層） １４ 窒化膜パターン １５ レジストパターン １６ ロコス酸化膜（素子間分離酸化膜） １６ａ ロコス酸化膜の突出された酸化膜部分 １７ ゲート電極 １８ N-型拡散領域（低濃度拡散領域） １９ N+型拡散領域（高濃度拡散領域） ２０ 層間絶縁膜 ２１ 金属配線層
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 8225−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｌ
Claims (1)
- 【請求項１】 第１導電型のシリコン基板の主面上に、
下敷き酸化膜，バッファ層となるポリシリコン層，およ
び窒化膜を順次に形成し、かつ上層の窒化膜の素子間分
離酸化膜対応部分を選択的に除去して窒化膜パターンを
形成した後、当該窒化膜パターンのマスクで、除去部分
対応の基板主面上に、第２導電型の不純物を低濃度に選
択注入する工程と、 前記ポリシリコン層をバッファに用いたロコス法によ
り、両側突出部分の少ない素子間分離酸化膜を形成する
工程と、 前記素子間分離酸化膜を形成したシリコン基板上に、当
該素子間分離酸化膜上に一部延長されたゲート電極を選
択的に形成する工程と、 前記素子間分離酸化膜，およびゲート電極をマスクに用
い、前記シリコン基板の該当各部分に、第２導電型の不
純物を高濃度に選択注入し、かつ熱処理して、素子間分
離酸化膜の下部側に前回の不純物注入による低濃度拡散
領域を、該当各部分に今回の不純物注入による高濃度拡
散領域をそれぞれに選択的に形成する工程とを少なくと
も含み、 前記低濃度拡散領域と一方の高濃度拡散領域とを連接さ
せたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3225667A JPH0563193A (ja) | 1991-09-05 | 1991-09-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3225667A JPH0563193A (ja) | 1991-09-05 | 1991-09-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0563193A true JPH0563193A (ja) | 1993-03-12 |
Family
ID=16832896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3225667A Pending JPH0563193A (ja) | 1991-09-05 | 1991-09-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0563193A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003060194A (ja) * | 2001-08-10 | 2003-02-28 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
| JP2010034302A (ja) * | 2008-07-29 | 2010-02-12 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
-
1991
- 1991-09-05 JP JP3225667A patent/JPH0563193A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003060194A (ja) * | 2001-08-10 | 2003-02-28 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
| JP2010034302A (ja) * | 2008-07-29 | 2010-02-12 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6261915B1 (en) | Process of making polysilicon resistor | |
| JPH04225529A (ja) | 微量の不純物を添加したドレイン（ｌｄｄ）を有する集積回路構造体を製作する改良された方法 | |
| JPH05267604A (ja) | 半導体装置の製造方法 | |
| JP2997377B2 (ja) | 半導体装置及びその製造方法 | |
| JPH08125180A (ja) | 半導体装置およびその製造方法 | |
| JP2003060194A (ja) | 半導体装置とその製造方法 | |
| KR930005508B1 (ko) | 반도체장치 및 그 제조방법 | |
| JP2730535B2 (ja) | 半導体装置の製造方法 | |
| JP2968078B2 (ja) | Ｍｏｓトランジスタの製造方法 | |
| JPH0563193A (ja) | 半導体装置の製造方法 | |
| JPH08181223A (ja) | 半導体装置の製造方法 | |
| JPH0621452A (ja) | 電界効果トランジスタ及びその製造方法 | |
| JPH06177376A (ja) | Ｍｏｓ電界効果半導体装置の製造方法 | |
| JPH09223793A (ja) | 半導体装置及びその製造方法 | |
| JPH09181313A (ja) | Ｍｏｓｆｅｔの製造方法 | |
| JP2002170890A (ja) | 半導体装置 | |
| JP2903881B2 (ja) | 半導体装置の製造方法 | |
| JP3058981B2 (ja) | トランジスタの製造方法 | |
| JP2956538B2 (ja) | 半導体装置の製造方法 | |
| JP2003092401A (ja) | 半導体装置の製造方法 | |
| JPH1131814A (ja) | 半導体装置の製造方法 | |
| JP3279827B2 (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPH01137645A (ja) | 半導体装置の製造方法 | |
| JPH05283680A (ja) | Ｍｏｓ型半導体装置とその製造方法 | |
| JP3848782B2 (ja) | 半導体装置の製造方法 |