JPH0463479B2 - - Google Patents
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- JPH0463479B2 JPH0463479B2 JP58026459A JP2645983A JPH0463479B2 JP H0463479 B2 JPH0463479 B2 JP H0463479B2 JP 58026459 A JP58026459 A JP 58026459A JP 2645983 A JP2645983 A JP 2645983A JP H0463479 B2 JPH0463479 B2 JP H0463479B2
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- Japan
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- decoder
- mos transistors
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/781—Masking faults in memories by using spares or by reconfiguring using programmable devices combined in a redundant decoder
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- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は不良ビツトを救済するための予備ビ
ツトが内蔵された、いわゆる冗長性を備えた半導
体記憶装置に関するものである。
ツトが内蔵された、いわゆる冗長性を備えた半導
体記憶装置に関するものである。
第１図ａおよび第１図ｂは従来の半導体記憶装
置を示す回路図であり、一例として、レーザプロ
グラム方式の冗長性ダイナミツクMOS半導体記
憶装置について説明する。まず、第１図ａに示す
正規の列デコーダ、センス増幅回路、入出力制御
回路及びビツト線プリチヤージ回路において、
Q1〜Q16は列デコーダを構成する絶縁ゲート型電
界効果トランジスタ（以下MOSTと称する）、
Q17〜Q32は入出力制御回路を構成するMOST、
S0〜S3はそれぞれセンス増幅回路、Q33〜Q40は
このセンス増幅回路S0〜S3を選択するMOST、
Q41およびQ42は前記センス増幅回路S0を構成す
るMOST、Q43〜Q50は、ビツト線プリチヤージ
回路を構成するMOST、L1〜L8はレーザで溶断
可能なリンク、Ｉ／O0，／O0〜Ｉ／O3，／
O3は各リンクL1〜L8の一端に接続する入出力線、
BL0，0，〜BL3，3はビツト線、SA0，0
〜SA3，3はセンスノード、CA2，2，〜
CA7，7は列選択アドレス信号線、N1は前記
列デコーダの出力ノード、CSはこの出力ノード
N1と前記MOSTQ17，Q19，Q21，Q23，Q25，
Q27，Q29，Q31のゲートを切り離すための分離信
号、PCDは列デコーダのプリチヤージ信号、Ｓ
はセンス増幅回路の活性化信号、SIはビツト線
BL0〜3とセンスノードSA0〜3を切り離す
ための分離信号、CPはビツト線のプリチヤージ
信号、Vccは電源電圧、Vssは接地電位である。
また、第１図ｂに示す予備の列デコーダ、予備の
センス増幅回路、予備の入出力制御回路、および
予備のビツトプリチヤージ回路において、Q51〜
Q72は予備の列デコーダを構成するMOST、Q73
〜Q88は予備の入出力制御回路の構成する
MOST、SSは予備のセンス増幅器、Q89〜Q92は
予備のセンス増幅回路SSを構成するMOST、Q93
およびQ94は予備のビツト線SBL、をプリチ
ヤージするためのMOST、L11〜L30はレーザに
よつて溶断可能なリンクである。
置を示す回路図であり、一例として、レーザプロ
グラム方式の冗長性ダイナミツクMOS半導体記
憶装置について説明する。まず、第１図ａに示す
正規の列デコーダ、センス増幅回路、入出力制御
回路及びビツト線プリチヤージ回路において、
Q1〜Q16は列デコーダを構成する絶縁ゲート型電
界効果トランジスタ（以下MOSTと称する）、
Q17〜Q32は入出力制御回路を構成するMOST、
S0〜S3はそれぞれセンス増幅回路、Q33〜Q40は
このセンス増幅回路S0〜S3を選択するMOST、
Q41およびQ42は前記センス増幅回路S0を構成す
るMOST、Q43〜Q50は、ビツト線プリチヤージ
回路を構成するMOST、L1〜L8はレーザで溶断
可能なリンク、Ｉ／O0，／O0〜Ｉ／O3，／
O3は各リンクL1〜L8の一端に接続する入出力線、
BL0，0，〜BL3，3はビツト線、SA0，0
〜SA3，3はセンスノード、CA2，2，〜
CA7，7は列選択アドレス信号線、N1は前記
列デコーダの出力ノード、CSはこの出力ノード
N1と前記MOSTQ17，Q19，Q21，Q23，Q25，
Q27，Q29，Q31のゲートを切り離すための分離信
号、PCDは列デコーダのプリチヤージ信号、Ｓ
はセンス増幅回路の活性化信号、SIはビツト線
BL0〜3とセンスノードSA0〜3を切り離す
ための分離信号、CPはビツト線のプリチヤージ
信号、Vccは電源電圧、Vssは接地電位である。
また、第１図ｂに示す予備の列デコーダ、予備の
センス増幅回路、予備の入出力制御回路、および
予備のビツトプリチヤージ回路において、Q51〜
Q72は予備の列デコーダを構成するMOST、Q73
〜Q88は予備の入出力制御回路の構成する
MOST、SSは予備のセンス増幅器、Q89〜Q92は
予備のセンス増幅回路SSを構成するMOST、Q93
およびQ94は予備のビツト線SBL、をプリチ
ヤージするためのMOST、L11〜L30はレーザに
よつて溶断可能なリンクである。
次に、上記構成による半導体記憶装置の動作に
ついて説明する。まず、ビツト線に接続された図
示せぬメモリに不良ビツトが存在しない場合には
リンクL1〜L8は溶断されることはない。この状
態で、MOSTQ1〜Q5のゲート電圧が0Vになるよ
うなアドレス信号CA2〜CA7が入力したとき、列
デコーダの出力ノードN1は高電位に保持される。
一方、図示せぬ他の行デコーダの出力に接続する
ノードは必ず接地電位Vssに放電される。次に、
高電位になつた分離信号CSが入力すると、
MOSTQ7およびQ8、MOSTQ12およびQ13がオン
状態となる。このため、ノードN1の高電位はこ
のオン状態のMOSTQ7およびQ8を通して
MOSTQ17〜Q24のゲートにそれぞれ伝達される
と共に、このオン状態のMOSTQ12およびQ13を
通してMOSTQ25〜Q32のゲートにそれぞれ伝達
され、Ｉ／Ｏ線とセンスノードおよびビツト線を
接続する。このとき、行選択信号（図示せず）お
よびセンス増幅器によつて図示せぬメモリセルか
ら読み出されたビツト線およびセンスノードの電
圧がＩ／Ｏ線に伝達され、図示せぬ出力回路に取
り込まれる。一方、第１図ｂに示す予備の列デコ
ーダの出力に接続するノードN2は不良ビツトが
存在しないので、MOSTQ51〜Q62のどれか１つ
以上が必ず導通するように構成されているので、
予備のビツト線SBLおよびが選択されるこ
とはない。
ついて説明する。まず、ビツト線に接続された図
示せぬメモリに不良ビツトが存在しない場合には
リンクL1〜L8は溶断されることはない。この状
態で、MOSTQ1〜Q5のゲート電圧が0Vになるよ
うなアドレス信号CA2〜CA7が入力したとき、列
デコーダの出力ノードN1は高電位に保持される。
一方、図示せぬ他の行デコーダの出力に接続する
ノードは必ず接地電位Vssに放電される。次に、
高電位になつた分離信号CSが入力すると、
MOSTQ7およびQ8、MOSTQ12およびQ13がオン
状態となる。このため、ノードN1の高電位はこ
のオン状態のMOSTQ7およびQ8を通して
MOSTQ17〜Q24のゲートにそれぞれ伝達される
と共に、このオン状態のMOSTQ12およびQ13を
通してMOSTQ25〜Q32のゲートにそれぞれ伝達
され、Ｉ／Ｏ線とセンスノードおよびビツト線を
接続する。このとき、行選択信号（図示せず）お
よびセンス増幅器によつて図示せぬメモリセルか
ら読み出されたビツト線およびセンスノードの電
圧がＩ／Ｏ線に伝達され、図示せぬ出力回路に取
り込まれる。一方、第１図ｂに示す予備の列デコ
ーダの出力に接続するノードN2は不良ビツトが
存在しないので、MOSTQ51〜Q62のどれか１つ
以上が必ず導通するように構成されているので、
予備のビツト線SBLおよびが選択されるこ
とはない。
次に、例えばビツト線1に接続されたメモリ
セル（図示せず）に不良のメモリセルがあつた場
合、その不良ビツトからデータの読み出し／書き
込みがなされないように、リンクL2およびL6を
レーザで溶断する。このため、ビツト線1，
BL1およびセンスノード1，SA1の信号が入出
力線／O1，Ｉ／O1に伝達されることはない。
この場合、例えば不良ビツト線1が置換される
ことはもちろんのこと、ビツト線BL1も同時に置
換される。すなわち、第１図ｂに示す正常な予備
のビツト線SBL，への置換はリンク（L11，
L12），（L13，L14）〜（L21，L22）の各々の組の
内のどちらかをレーザで溶断し、第１図ａに示す
正規の列デコーダが選択される信号の組合せで、
この予備の列デコーダが活性化されると共にリン
クL23，L25，L26，L27，L29およびL30を溶断す
る。
セル（図示せず）に不良のメモリセルがあつた場
合、その不良ビツトからデータの読み出し／書き
込みがなされないように、リンクL2およびL6を
レーザで溶断する。このため、ビツト線1，
BL1およびセンスノード1，SA1の信号が入出
力線／O1，Ｉ／O1に伝達されることはない。
この場合、例えば不良ビツト線1が置換される
ことはもちろんのこと、ビツト線BL1も同時に置
換される。すなわち、第１図ｂに示す正常な予備
のビツト線SBL，への置換はリンク（L11，
L12），（L13，L14）〜（L21，L22）の各々の組の
内のどちらかをレーザで溶断し、第１図ａに示す
正規の列デコーダが選択される信号の組合せで、
この予備の列デコーダが活性化されると共にリン
クL23，L25，L26，L27，L29およびL30を溶断す
る。
しかしながら、従来の半導体記憶装置ではメモ
リセルあるいはビツト線に関連した不良は救済で
きるが、正規の列デコーダ自体が不良になつた場
合には例えばMOSTQ3が破壊された場合、４組
のビツト線（BL0，0），（BL1，1）〜
（BL3，3）を駆動することができない。この
ため、デコーダがメモリ素子全体に対して占める
面積が大きい場合にはこの種の不良率も大きいの
で、不良救済率を高めることができない欠点があ
つた。
リセルあるいはビツト線に関連した不良は救済で
きるが、正規の列デコーダ自体が不良になつた場
合には例えばMOSTQ3が破壊された場合、４組
のビツト線（BL0，0），（BL1，1）〜
（BL3，3）を駆動することができない。この
ため、デコーダがメモリ素子全体に対して占める
面積が大きい場合にはこの種の不良率も大きいの
で、不良救済率を高めることができない欠点があ
つた。
したがつて、この発明の目的は正規の列デコー
ダとそれに関連したビツト線の不良があつた場合
でも、メモリ素子全体の不良救済率を高めること
ができる半導体記憶装置を提供するものである。
ダとそれに関連したビツト線の不良があつた場合
でも、メモリ素子全体の不良救済率を高めること
ができる半導体記憶装置を提供するものである。
この目的を達成するために、この発明はビツト
線に不良ビツトが存在する場合、あるいはデコー
ダ自体に不良が生じた場合でも、予備のビツト線
とデコーダに置換できるようにするものである。
線に不良ビツトが存在する場合、あるいはデコー
ダ自体に不良が生じた場合でも、予備のビツト線
とデコーダに置換できるようにするものである。
第２図ａおよび第２図ｂはこの発明に係る半導
体記憶装置の一実施例を示す回路図である。第２
図ａに示す折り返しビツト線型の列デコーダにお
いて、Q101〜Q111は列デコーダを構成する
MOST、Q112およびQ113は各ドレインに列サプデ
コード信号CS1およびCS2が印加するMOST、
Q114およびQ115は各ゲートに列静止信号CQが入
力するMOST、Q116〜Q119はそれぞれのペア毎に
メモリセル群と接続される入出力制御回路を構成
するMOST、C1およびC2はコンデンサ、BLn，
BLｎ，BLo+1およびo+1は図示せぬメモリセル
およびセンス増幅器が接続するビツト線、Ｉ／Ｏ
および／Ｏは入出力信号線、CA1，1，〜
CA6 6は列選択アドレス信号、CASおよび
は列デコーダ活性化信号、PCDは列デコーダプ
リチヤージ信号である。第２図ｂに示す予備の列
デコーダなどにおいて、Q121〜Q156は予備の列デ
コーダを示すMOST、C3およびC4はコンデンサ、
Q137およびQ138は各ドレインに列サブデコード信
号CS1およびCS2が印加するMOST、Q139および
Q140は各ゲートに列静止信号CQが入力し、高抵
抗にされるMOST、Q141〜Q144は予備の入出力制
御回路を構成するMOST、SBL1〜2は予備
のビツト線である。
体記憶装置の一実施例を示す回路図である。第２
図ａに示す折り返しビツト線型の列デコーダにお
いて、Q101〜Q111は列デコーダを構成する
MOST、Q112およびQ113は各ドレインに列サプデ
コード信号CS1およびCS2が印加するMOST、
Q114およびQ115は各ゲートに列静止信号CQが入
力するMOST、Q116〜Q119はそれぞれのペア毎に
メモリセル群と接続される入出力制御回路を構成
するMOST、C1およびC2はコンデンサ、BLn，
BLｎ，BLo+1およびo+1は図示せぬメモリセル
およびセンス増幅器が接続するビツト線、Ｉ／Ｏ
および／Ｏは入出力信号線、CA1，1，〜
CA6 6は列選択アドレス信号、CASおよび
は列デコーダ活性化信号、PCDは列デコーダプ
リチヤージ信号である。第２図ｂに示す予備の列
デコーダなどにおいて、Q121〜Q156は予備の列デ
コーダを示すMOST、C3およびC4はコンデンサ、
Q137およびQ138は各ドレインに列サブデコード信
号CS1およびCS2が印加するMOST、Q139および
Q140は各ゲートに列静止信号CQが入力し、高抵
抗にされるMOST、Q141〜Q144は予備の入出力制
御回路を構成するMOST、SBL1〜2は予備
のビツト線である。
次に、上記構成による半導体記憶装置の動作に
ついて説明する。まず、ビツト線に接続する図示
せぬメモリに不良ビツトが存在しない場合にはリ
ンクL1およびL2は溶断されることはない。この
状態で、MOSTQ101〜Q106のゲート電圧が0Vに
なるようなアドレス信号CA1，1，〜6が入
力したとき、列デコーダの出力ノードN3は高電
位に保持される。そして、この出力ノードN3の
高品位はMOSTQ110を通してコンデンサC1を高
電位に充電する。一方、図示せぬ他の列デコーダ
の出力ノードは必ず接地電位Vssに放電される。
同様に、第２図ｂに示す予備の列デコーダの出力
ノードN4は必ず接地電位Vssに放電される。次
に、例えばサブデコード信号CS1が高電位になる
と、MOSTQ112がオン状態になり、コンデンサ
C1に充電されている高電位はリンクL1を通して
MOSTQ116およびQ117のゲートに入力する。この
ため、入出力信号線Ｉ／Ｏあるいは／Ｏが選択
されることにより、ビツト線BLnあるいはｎ
からデータの読み出し／書き込みを行なうことが
できる。このときMOSTQ114およびQ115が高抵抗
になつているので、低インビーダンスのサブデコ
ード信号CS1の最高電位が減衰することはない。
なお、サブデコード信号の高電位がMOSTQ113
に供給されるとそのMOSTに接続されている回
路が活性化される。
ついて説明する。まず、ビツト線に接続する図示
せぬメモリに不良ビツトが存在しない場合にはリ
ンクL1およびL2は溶断されることはない。この
状態で、MOSTQ101〜Q106のゲート電圧が0Vに
なるようなアドレス信号CA1，1，〜6が入
力したとき、列デコーダの出力ノードN3は高電
位に保持される。そして、この出力ノードN3の
高品位はMOSTQ110を通してコンデンサC1を高
電位に充電する。一方、図示せぬ他の列デコーダ
の出力ノードは必ず接地電位Vssに放電される。
同様に、第２図ｂに示す予備の列デコーダの出力
ノードN4は必ず接地電位Vssに放電される。次
に、例えばサブデコード信号CS1が高電位になる
と、MOSTQ112がオン状態になり、コンデンサ
C1に充電されている高電位はリンクL1を通して
MOSTQ116およびQ117のゲートに入力する。この
ため、入出力信号線Ｉ／Ｏあるいは／Ｏが選択
されることにより、ビツト線BLnあるいはｎ
からデータの読み出し／書き込みを行なうことが
できる。このときMOSTQ114およびQ115が高抵抗
になつているので、低インビーダンスのサブデコ
ード信号CS1の最高電位が減衰することはない。
なお、サブデコード信号の高電位がMOSTQ113
に供給されるとそのMOSTに接続されている回
路が活性化される。
次に、例えばビツト線ｎに関係するビツト
セルに不良ビツトが存在する場合、あるいはこの
正規の列デコーダが不良になつた場合、例えば
MOSTQ103が破壊された場合にはリンクL1およ
びL2を共にレーザで溶断し、２つのビツト線の
組（BLn，ｎ），（BLo+1，o+1）の双方を非
選択にする。このため、この列デコーダあるいは
すべてのビツト線BLn〜o+1が不活性になる。
したがつて、予備のビツト線SBL1〜2への置
換はリンク（L11，L12），（L13，L14），〜（L21，
L22）の各々の組のうちのどちらか一方をレーザ
で溶断し、第２図ａに示す正規の列デコーダが選
択されるアドレス信号およびその補信号の組合せ
で、この予備の列デコーダを活性化することがで
きる。このとき切り離したリンクの後位側には高
抵抗を示すFETが接続され、ハイインピーダン
スとなつたメモリの選択線電位をクランプしてい
るので、その電位レベルが不安定になることはな
い。
セルに不良ビツトが存在する場合、あるいはこの
正規の列デコーダが不良になつた場合、例えば
MOSTQ103が破壊された場合にはリンクL1およ
びL2を共にレーザで溶断し、２つのビツト線の
組（BLn，ｎ），（BLo+1，o+1）の双方を非
選択にする。このため、この列デコーダあるいは
すべてのビツト線BLn〜o+1が不活性になる。
したがつて、予備のビツト線SBL1〜2への置
換はリンク（L11，L12），（L13，L14），〜（L21，
L22）の各々の組のうちのどちらか一方をレーザ
で溶断し、第２図ａに示す正規の列デコーダが選
択されるアドレス信号およびその補信号の組合せ
で、この予備の列デコーダを活性化することがで
きる。このとき切り離したリンクの後位側には高
抵抗を示すFETが接続され、ハイインピーダン
スとなつたメモリの選択線電位をクランプしてい
るので、その電位レベルが不安定になることはな
い。
なお、上述の実施例ではサブデコード信号CS1
およびCS2を用いて説明したが、これに限定せ
ず、より多くのサブデコード信号を用いても同様
にできることはもちろんである。また、列デコー
ダおよび予備の列デコーダの左側にもサブデコー
ド信号、入出力制御回路、ビツト線を同時に配置
しても同様にできることはもちろんである。ま
た、サブデコード信号を有する他のメモリ、例え
ばスタイツクMOSメモリ、バイポラーメモリな
どにも同様に適用できることはもちろんである。
およびCS2を用いて説明したが、これに限定せ
ず、より多くのサブデコード信号を用いても同様
にできることはもちろんである。また、列デコー
ダおよび予備の列デコーダの左側にもサブデコー
ド信号、入出力制御回路、ビツト線を同時に配置
しても同様にできることはもちろんである。ま
た、サブデコード信号を有する他のメモリ、例え
ばスタイツクMOSメモリ、バイポラーメモリな
どにも同様に適用できることはもちろんである。
以上の説明で明らかなように、この発明はビツ
ト線に不良ビツトが存在する場合、あるいはデコ
ーダ自体に不良が生じた場合でも、予備のビツト
線とデコーダに置換できるよう構成したので、安
定した動作で不良救済率を高めることができると
いう効果を奏する。
ト線に不良ビツトが存在する場合、あるいはデコ
ーダ自体に不良が生じた場合でも、予備のビツト
線とデコーダに置換できるよう構成したので、安
定した動作で不良救済率を高めることができると
いう効果を奏する。
第１図ａおよび第１図ｂは従来の半導体記憶装
置を示す回路図、第２図ａおよび第２図ｂはこの
発明に係る半導体記憶装置の一実施例を示す回路
図である。 Q1〜Q144……絶縁ゲート型電界効果トランジ
スタ、S0〜S2……センス増幅回路、L1〜L30……
リンク、Ｉ／００〜０３……入出力線、BL0〜
BL3……ビツト線、SA0〜3……センスノード、
CA2〜7……列選択アドレス信号線、CS……
分離信号、PCD……プリチヤージ信号、Ｓ……
活性化信号、SI……分離信号、CP……プリチヤ
ージ信号、Vcc……電源電圧、Vss……接地電
位、SS……予備のセンス増幅器、C1〜C4……コ
ンデンサ、BLn〜o+1……ビツト線、Ｉ／Ｏお
よび／Ｏ……入出力信号線、CA1〜6……選
択アドレス信号線、CASおよび……活性化
信号、SBL1〜2……予備のビツト線。なお、
図中、同一符号は同一または相当部分を示す。
置を示す回路図、第２図ａおよび第２図ｂはこの
発明に係る半導体記憶装置の一実施例を示す回路
図である。 Q1〜Q144……絶縁ゲート型電界効果トランジ
スタ、S0〜S2……センス増幅回路、L1〜L30……
リンク、Ｉ／００〜０３……入出力線、BL0〜
BL3……ビツト線、SA0〜3……センスノード、
CA2〜7……列選択アドレス信号線、CS……
分離信号、PCD……プリチヤージ信号、Ｓ……
活性化信号、SI……分離信号、CP……プリチヤ
ージ信号、Vcc……電源電圧、Vss……接地電
位、SS……予備のセンス増幅器、C1〜C4……コ
ンデンサ、BLn〜o+1……ビツト線、Ｉ／Ｏお
よび／Ｏ……入出力信号線、CA1〜6……選
択アドレス信号線、CASおよび……活性化
信号、SBL1〜2……予備のビツト線。なお、
図中、同一符号は同一または相当部分を示す。
Claims (1)
- １ メモリに正規デコーダと予備デコーダとを設
け、上記正規デコーダには、ソース又はドレイン
の一方が正規デコーダ用出力ノードに、他方が接
地電位ノードにそれぞれ接続され、ゲートにアド
レス信号を受ける複数の第1MOSトランジスタ
と、ソース又はドレインの一方が上記正規デコー
ダ用出力ノードに、他方が電源電位ノードにそれ
ぞれ接続され、ゲートにプリチヤージ信号を受け
る第2MOSトランジスタと、ソース又はドレイン
の一方が上記正規デコーダ用出力ノードに接続さ
れ、ゲートに電源電位が印加されて上記正規デコ
ーダ用出力ノードの電位を伝達する複数の第
3MOSトランジスタと、これら第3MOSトランジ
スタと同数でそれぞれに対して、ゲートが対応し
た上記第3MOSトランジスタのソース又はドレイ
ンの他方に接続されると共に、ソース又はドレイ
ンの一方がMOSトランジスタのゲートが接続さ
れた正規メモリセルの選択線に溶断可能なリンク
を介して接続され、ソース又はドレインの他方に
メモリセルの選択線駆動信号を受ける複数の第
4MOSトランジスタと、ソース及びドレインが上
記正規メモリセルの選択線と所定電位ノードとの
間に接続され、ゲートに信号を受けて高抵抗状態
とされる第5MOSトランジスタとを備え、上記予
備デコーダには、ソース又はドレインの一方が溶
断可能なリンクを介して予備デコーダ用出力ノー
ドに、他方が接地電位ノードにそれぞれ接続さ
れ、ゲートに相補関係のアドレス信号をそれぞれ
受ける一対のMOSトランジスタからなる複数の
第6MOSトランジスタと、ソース又はドレインの
一方が上記予備デコーダ用出力ノードに、他方が
電源電位ノードにそれぞれ接続され、ゲートにプ
リチヤージ信号を受ける第7MOSトランジスタ
と、ソース又はドレインの一方が上記予備デコー
ダ用出力ノードに接続され、ゲートに電源電位が
印加されて上記予備デコーダ用出力ノードの電位
を伝達する複数の第8MOSトランジスタと、これ
ら第8MOSトランジスタと同数でそれぞれに対し
て、ゲートが対応した上記第8MOSトランジスタ
のソース又はドレインの他方に接続されると共
に、ソース又はドレインの一方がMOSトランジ
スタのゲートが接続された予備メモリセルの選択
線に溶断可能なリンクを介して接続され、ソース
又はドレインの他方にメモリセルの選択線駆動信
号を受ける複数の第9MOSトランジスタと、ソー
ス及びドレインが上記予備メモリセルの選択線と
所定電位ノードとの間に接続され、ゲートに信号
を受けて高抵抗状態とされる第10MOSトランジ
スタとを備えた半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58026459A JPS59151399A (ja) | 1983-02-17 | 1983-02-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58026459A JPS59151399A (ja) | 1983-02-17 | 1983-02-17 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59151399A JPS59151399A (ja) | 1984-08-29 |
| JPH0463479B2 true JPH0463479B2 (ja) | 1992-10-09 |
Family
ID=12194087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58026459A Granted JPS59151399A (ja) | 1983-02-17 | 1983-02-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59151399A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61217993A (ja) * | 1985-03-22 | 1986-09-27 | Mitsubishi Electric Corp | 半導体メモリ |
| JPH0770220B2 (ja) * | 1985-11-22 | 1995-07-31 | 株式会社日立製作所 | 半導体集積回路装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5384634A (en) * | 1976-12-30 | 1978-07-26 | Fujitsu Ltd | Ic memory unit device |
| JPS55105898A (en) * | 1979-02-02 | 1980-08-13 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor memory device |
| JPS5683899A (en) * | 1979-12-12 | 1981-07-08 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor memory device |
| JPS5694576A (en) * | 1979-12-28 | 1981-07-31 | Fujitsu Ltd | Word decoder circuit |
-
1983
- 1983-02-17 JP JP58026459A patent/JPS59151399A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59151399A (ja) | 1984-08-29 |
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