JPS6310520B2 - - Google Patents
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- Publication number
- JPS6310520B2 JPS6310520B2 JP57223622A JP22362282A JPS6310520B2 JP S6310520 B2 JPS6310520 B2 JP S6310520B2 JP 57223622 A JP57223622 A JP 57223622A JP 22362282 A JP22362282 A JP 22362282A JP S6310520 B2 JPS6310520 B2 JP S6310520B2
- Authority
- JP
- Japan
- Prior art keywords
- spare
- memory device
- gate circuit
- decoder
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/006—Identification
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は例えば絶縁ゲート型電界効果トラン
ジスタ（以下MOSTと称する）をメモリセルの
基本素子とし、不良メモリセルが存在する場合に
はその不良メモリセルを予備のメモリセルと置換
する冗長機能付の半導体メモリ装置に関するもの
である。
ジスタ（以下MOSTと称する）をメモリセルの
基本素子とし、不良メモリセルが存在する場合に
はその不良メモリセルを予備のメモリセルと置換
する冗長機能付の半導体メモリ装置に関するもの
である。
第１図は従来の冗長機能付きの半導体メモリ装
置を示すブロツク図である。同図において、１は
メモリセルがマトリツクス状に配置されたメモリ
セルアレイ、２はアドレス入力信号A0〜Am-1が
入力し、2m本の行選択信号を得る行デコーダ、３
はアドレス入力信号Am〜Anが入力して、2N本
（ただし、ｎ−ｍ＝Ｎとする）の列選択信号を得
る列デコーダ、４は読出し出力信号Ｑを出力する
出力端子４ａおよびデータ入力信号Ｄが印加する
入力端子４ｂを備え、選択された行および列の交
点にあるメモリセルから読み出されたデータ信号
の出力バツフアとして働くと共に選択されたメモ
リセルに書込みデータＤを書き込むための入力バ
ツフアとして働くバツフア回路、５は予備のメモ
リセルを備えた予備メモリセル行、６はこの予備
メモリセル行に対応する予備行デコーダである。
置を示すブロツク図である。同図において、１は
メモリセルがマトリツクス状に配置されたメモリ
セルアレイ、２はアドレス入力信号A0〜Am-1が
入力し、2m本の行選択信号を得る行デコーダ、３
はアドレス入力信号Am〜Anが入力して、2N本
（ただし、ｎ−ｍ＝Ｎとする）の列選択信号を得
る列デコーダ、４は読出し出力信号Ｑを出力する
出力端子４ａおよびデータ入力信号Ｄが印加する
入力端子４ｂを備え、選択された行および列の交
点にあるメモリセルから読み出されたデータ信号
の出力バツフアとして働くと共に選択されたメモ
リセルに書込みデータＤを書き込むための入力バ
ツフアとして働くバツフア回路、５は予備のメモ
リセルを備えた予備メモリセル行、６はこの予備
メモリセル行に対応する予備行デコーダである。
なお、この冗長機能付きメモリ装置の機能とし
て必要な他の信号を図示していないが、これらが
設けられていることはもちろんである。
て必要な他の信号を図示していないが、これらが
設けられていることはもちろんである。
次に、上記構成による冗長機能付きの半導体メ
モリ装置の動作について説明する。まず、メモリ
セルアレイ１内で製造上の欠陥により、例えば１
ビツトあるいは１行の不良ビツトが存在し、この
不良ビツトがメモリのウエハテスト時に検出され
た場合、その選択された行を不活性にし、その選
択信号で活性化する予備行デコーダとそれに接続
された予備行に置換して不良をなくするようにし
ている。そして、この不良ビツトを不活性にする
方法および予備デコーダを活性化する方法とし
て、内蔵したヒユーズを電気的に、あるいはレー
ザ光で切断する方法あるいは高抵抗のヒユーズを
レーザ光で低抵抗にする方法が知られているが、
いずれの方法もメモリ素子内部でなされるので、
パツケージに収納した後にはメモリ装置が冗長機
能を用いているかどうかは判断できない。そこ
で、最近、パツケージに収納後でも、メモリが冗
長機能を用いているかどうかを判断できる方法と
して、メモリのデータ入力信号Ｄを高電圧に設定
し、アドレス信号を入力しながら、読出し出力信
号Ｑを調べることが提案されている。すなわち、
読出し出力信号Ｑが低レベルとするアドレス信号
に対応するメモリセルは冗長機能を用いておら
ず、一方読出し出力信号Ｑが高レベルとするアド
レス信号に対応するメモリセルが予備のメモリセ
ルを用いていると判断するものである。
モリ装置の動作について説明する。まず、メモリ
セルアレイ１内で製造上の欠陥により、例えば１
ビツトあるいは１行の不良ビツトが存在し、この
不良ビツトがメモリのウエハテスト時に検出され
た場合、その選択された行を不活性にし、その選
択信号で活性化する予備行デコーダとそれに接続
された予備行に置換して不良をなくするようにし
ている。そして、この不良ビツトを不活性にする
方法および予備デコーダを活性化する方法とし
て、内蔵したヒユーズを電気的に、あるいはレー
ザ光で切断する方法あるいは高抵抗のヒユーズを
レーザ光で低抵抗にする方法が知られているが、
いずれの方法もメモリ素子内部でなされるので、
パツケージに収納した後にはメモリ装置が冗長機
能を用いているかどうかは判断できない。そこ
で、最近、パツケージに収納後でも、メモリが冗
長機能を用いているかどうかを判断できる方法と
して、メモリのデータ入力信号Ｄを高電圧に設定
し、アドレス信号を入力しながら、読出し出力信
号Ｑを調べることが提案されている。すなわち、
読出し出力信号Ｑが低レベルとするアドレス信号
に対応するメモリセルは冗長機能を用いておら
ず、一方読出し出力信号Ｑが高レベルとするアド
レス信号に対応するメモリセルが予備のメモリセ
ルを用いていると判断するものである。
しかしながら、従来の半導体メモリ装置では冗
長機能を備えたメモリセルアレイが、パツケージ
に収納された後ではそのメモリセルアレイが冗長
機能を用いているかどうかを複雑なテストを行な
わなければ判断することができない欠点があつ
た。
長機能を備えたメモリセルアレイが、パツケージ
に収納された後ではそのメモリセルアレイが冗長
機能を用いているかどうかを複雑なテストを行な
わなければ判断することができない欠点があつ
た。
したがつて、この発明の目的はパツケージに収
納された後でも、メモリセルアレイが冗長機能を
用いているかどうかを簡単なテストによつて判断
することができる半導体メモリ装置を提供するも
のである。
納された後でも、メモリセルアレイが冗長機能を
用いているかどうかを簡単なテストによつて判断
することができる半導体メモリ装置を提供するも
のである。
このような目的を達成するため、この発明は予
備デコーダの各予備デコーダ出力信号の論理和を
とるゲート回路を設け、このゲート回路の出力端
子を外部端子に接続することにより、この外部端
子のレベルを測定し、冗長機能の使用の有無の判
断を可能にするものであり、以下実施例を用いて
詳細に説明する。
備デコーダの各予備デコーダ出力信号の論理和を
とるゲート回路を設け、このゲート回路の出力端
子を外部端子に接続することにより、この外部端
子のレベルを測定し、冗長機能の使用の有無の判
断を可能にするものであり、以下実施例を用いて
詳細に説明する。
第２図はこの発明に係る半導体メモリ装置に内
蔵した半導体回路の一実施例を示すブロツク図で
ある。同図において、６ａ〜６ｎはその詳細な回
路を第３図に示す予備行デコーダであり、予備メ
モリセル行に対応して複数個設けられており、そ
の動作は不活性にされた行選択信号によつて活性
化される。７はこの予備行デコーダ６ａ〜６ｎの
予備デコーダ出力信号のノアゲートをとるノアゲ
ート回路、８はこのノアゲート回路７の出力端子
であり、図示せぬパツケージのピンに接続されて
メモリセルアレイの外部に接続されている。
蔵した半導体回路の一実施例を示すブロツク図で
ある。同図において、６ａ〜６ｎはその詳細な回
路を第３図に示す予備行デコーダであり、予備メ
モリセル行に対応して複数個設けられており、そ
の動作は不活性にされた行選択信号によつて活性
化される。７はこの予備行デコーダ６ａ〜６ｎの
予備デコーダ出力信号のノアゲートをとるノアゲ
ート回路、８はこのノアゲート回路７の出力端子
であり、図示せぬパツケージのピンに接続されて
メモリセルアレイの外部に接続されている。
なお、第３図に示す予備行デコーダ６ａ〜６ｎ
において、９は電源電圧Vccの電源線、１０はゲ
ートにプリチヤージ信号ψpが入力したとき、予
備の行線に接続する出力ノード１１をプリチヤー
ジする。出力側MOST，１２a1，１２a2〜１２
m1および１２m2はこの予備行デコーダを構成す
るMOST，１３a1，１３a2〜１３m1および１３
m2はレーザ光で切断可能な予備ヒユーズ、１４
は電位Vssのアース線である。
において、９は電源電圧Vccの電源線、１０はゲ
ートにプリチヤージ信号ψpが入力したとき、予
備の行線に接続する出力ノード１１をプリチヤー
ジする。出力側MOST，１２a1，１２a2〜１２
m1および１２m2はこの予備行デコーダを構成す
るMOST，１３a1，１３a2〜１３m1および１３
m2はレーザ光で切断可能な予備ヒユーズ、１４
は電位Vssのアース線である。
次に上記構成による半導体メモリ装置の冗長機
能の使用の有無の判断動作について説明する。ま
ず、メモリセルアレイ内に不良ビツトが検出され
ず、冗長機能が使用されていない場合には予備ヒ
ユーズ１３a1〜１３m2は切断されていない。一
方、メモリセルが活性化したとき、アドレス入力
信号A0，0，……Am，ｍの組は必ず一方が
高電位になるので、そのMOST１２a1〜１２m2
の必ず１つが導通状態となる。このため、出力ノ
ード１１は放電されて、予備行デコーダ６ａ〜６
ｎから予備デコーダ出力信号は送出されず、低レ
ベルであり、予備の行線は選択されることはな
い。このため、ノアゲート回路７の出力は高レベ
ルとなる。次に、例えばアドレス信号A0＝“Ｈ”、
……Am＝“Ｌ”の状態で正規の行が選択され、
その行に不良ビツトが検出された場合、冗長機能
が使用される。すなわち、不良ビツトが検出され
た正規の行は不活性にされる（図示せず）。次に、
この予備行デコーダを活性化するため、対応する
ヒユーズ１３a1〜１３m2をレーザ光で切断する。
このため、アドレス入力信号A0，0，……Am，
Ａｍの組のうち、１組は必ず一方が高電位となる
が、対応するヒユーズが切断されているため、プ
リチヤージされた出力ノード１１は放電されな
い。このため、例えば予備行デコーダ６ａから高
レベルの予備デコーダ出力信号が出力されて予備
の行線が選択される。このため、ノアゲート回路
７の出力端子８から低レベルのノアゲート信号が
出力される。したがつて、この半導体メモリ装置
が冗長機能を使つていることがわかる。このよう
に、ノアゲート回路７の出力端子８が高レベルに
あるか、低レベルにあるかを測定することによ
り、半導体メモリ装置が冗長機能を使用している
か否かを簡単に判断することができる。
能の使用の有無の判断動作について説明する。ま
ず、メモリセルアレイ内に不良ビツトが検出され
ず、冗長機能が使用されていない場合には予備ヒ
ユーズ１３a1〜１３m2は切断されていない。一
方、メモリセルが活性化したとき、アドレス入力
信号A0，0，……Am，ｍの組は必ず一方が
高電位になるので、そのMOST１２a1〜１２m2
の必ず１つが導通状態となる。このため、出力ノ
ード１１は放電されて、予備行デコーダ６ａ〜６
ｎから予備デコーダ出力信号は送出されず、低レ
ベルであり、予備の行線は選択されることはな
い。このため、ノアゲート回路７の出力は高レベ
ルとなる。次に、例えばアドレス信号A0＝“Ｈ”、
……Am＝“Ｌ”の状態で正規の行が選択され、
その行に不良ビツトが検出された場合、冗長機能
が使用される。すなわち、不良ビツトが検出され
た正規の行は不活性にされる（図示せず）。次に、
この予備行デコーダを活性化するため、対応する
ヒユーズ１３a1〜１３m2をレーザ光で切断する。
このため、アドレス入力信号A0，0，……Am，
Ａｍの組のうち、１組は必ず一方が高電位となる
が、対応するヒユーズが切断されているため、プ
リチヤージされた出力ノード１１は放電されな
い。このため、例えば予備行デコーダ６ａから高
レベルの予備デコーダ出力信号が出力されて予備
の行線が選択される。このため、ノアゲート回路
７の出力端子８から低レベルのノアゲート信号が
出力される。したがつて、この半導体メモリ装置
が冗長機能を使つていることがわかる。このよう
に、ノアゲート回路７の出力端子８が高レベルに
あるか、低レベルにあるかを測定することによ
り、半導体メモリ装置が冗長機能を使用している
か否かを簡単に判断することができる。
第４図はこの発明に係る半導体メモリ装置に内
蔵した半導体回路の他の実施例を示すブロツク図
である。同図において、１５ａ〜１５ｎは予備行
デコーダ６ａ，６ｎの出力の負荷を軽減するた
め、予備デコード出力信号を増幅する非反転バツ
フア回路である。
蔵した半導体回路の他の実施例を示すブロツク図
である。同図において、１５ａ〜１５ｎは予備行
デコーダ６ａ，６ｎの出力の負荷を軽減するた
め、予備デコード出力信号を増幅する非反転バツ
フア回路である。
なお、冗長機能の使用の有無の判断動作につい
ては第２図と同様であることはもちろんである。
ては第２図と同様であることはもちろんである。
第５図はこの発明に係る半導体メモリ装置に内
蔵した半導体回路の更に他の実施例を示すブロツ
ク図である。同図において、１６ａ〜１６ｎは予
備行デコーダ６ａ〜６ｎの予備デコーダ出力信号
を反転増幅する反転増幅器、１７はナンドゲート
回路である。
蔵した半導体回路の更に他の実施例を示すブロツ
ク図である。同図において、１６ａ〜１６ｎは予
備行デコーダ６ａ〜６ｎの予備デコーダ出力信号
を反転増幅する反転増幅器、１７はナンドゲート
回路である。
次に、上記構成による半導体メモリ装置の冗長
機能の使用の有無の判断動作について説明する。
まず、メモリセルアレイ内に不良ビツトが検出さ
れず、冗長機能が使用されていない場合には予備
ヒユーズ１３a1〜１３m2は切断されていない。
一方、メモリセルが活性化したとき、アドレス入
力信号A0，0，……Am，ｍの組は必ず一方
が高電位になるので、そのMOST１２a1〜１２
m2の必ず１つが導通状態となる。このため、出
力ノード１１は放電されて、予備行デコーダ６ａ
〜６ｎから予備デコーダ出力信号は送出されず低
レベルであり、予備の行線は選択されることはな
い。このため、反転増幅器１６ａ〜１６ｎの出力
は高レベルとなる。このため、ナンドゲート回路
１７の出力は低レベルとなる。次に、例えばアド
レス信号A0＝“Ｈ”……Am＝“Ｌ”の状態で正規
の行が選択され、その行に不良ビツトが検出され
た場合、冗長機能が使用される。すなわち、不良
ビツトが検出された正規の行は不活性にされる
（図示せず）。次に、この予備行デコーダを活性化
するため、対応するヒユーズ１３a1〜１３m2を
レーザ光で切断する。このため、アドレス入力信
号A0，0，……Am，ｍの組のうち、１組は
必ず一方が高電位となるが、対応したヒユーズが
切断されているため、プリチヤージされた出力ノ
ード１１は放電されない。このため、例えば予備
行デコーダ６ａから高レベルの予備デコーダ出力
信号が出力されて予備の行線が選択される。これ
により、反転増幅器１６ａ〜１６ｎの出力は低レ
ベルとなる。この結果、ナンドゲート回路１７の
出力端子８から高レベルのナンド信号が出力され
る。したがつて、この半導体メモリ装置が冗長機
能を使つていることがわかる。このように、ナン
ドゲート回路１７の出力端子８が高レベルにある
か、低レベルにあるかを測定することにより、半
導体メモリ装置が冗長機能を使用しているか否か
を簡単に判断することができる。
機能の使用の有無の判断動作について説明する。
まず、メモリセルアレイ内に不良ビツトが検出さ
れず、冗長機能が使用されていない場合には予備
ヒユーズ１３a1〜１３m2は切断されていない。
一方、メモリセルが活性化したとき、アドレス入
力信号A0，0，……Am，ｍの組は必ず一方
が高電位になるので、そのMOST１２a1〜１２
m2の必ず１つが導通状態となる。このため、出
力ノード１１は放電されて、予備行デコーダ６ａ
〜６ｎから予備デコーダ出力信号は送出されず低
レベルであり、予備の行線は選択されることはな
い。このため、反転増幅器１６ａ〜１６ｎの出力
は高レベルとなる。このため、ナンドゲート回路
１７の出力は低レベルとなる。次に、例えばアド
レス信号A0＝“Ｈ”……Am＝“Ｌ”の状態で正規
の行が選択され、その行に不良ビツトが検出され
た場合、冗長機能が使用される。すなわち、不良
ビツトが検出された正規の行は不活性にされる
（図示せず）。次に、この予備行デコーダを活性化
するため、対応するヒユーズ１３a1〜１３m2を
レーザ光で切断する。このため、アドレス入力信
号A0，0，……Am，ｍの組のうち、１組は
必ず一方が高電位となるが、対応したヒユーズが
切断されているため、プリチヤージされた出力ノ
ード１１は放電されない。このため、例えば予備
行デコーダ６ａから高レベルの予備デコーダ出力
信号が出力されて予備の行線が選択される。これ
により、反転増幅器１６ａ〜１６ｎの出力は低レ
ベルとなる。この結果、ナンドゲート回路１７の
出力端子８から高レベルのナンド信号が出力され
る。したがつて、この半導体メモリ装置が冗長機
能を使つていることがわかる。このように、ナン
ドゲート回路１７の出力端子８が高レベルにある
か、低レベルにあるかを測定することにより、半
導体メモリ装置が冗長機能を使用しているか否か
を簡単に判断することができる。
なお、以上の実施例では予備行デコーダについ
て説明したが、予備列デコーダを用いる場合にも
同様にできることはもちろんである。また、Ｎチ
ヤネルMOSTについて、説明したが、Ｐチヤネ
ルMOSTについても電圧の極性を逆にすること
により、同様にできることはもちろんである。ま
た、予備用ヒユーズをレーザ光によつて切断する
場合について説明したが、レーザ光によつて高抵
抗の予備用ヒユーズを低抵抗にしてもよいことは
もちろんである。また、ノアゲート回路の出力端
子あるいはナンドゲート回路の出力端子に増幅器
を接続してもよいことはもちろんである。
て説明したが、予備列デコーダを用いる場合にも
同様にできることはもちろんである。また、Ｎチ
ヤネルMOSTについて、説明したが、Ｐチヤネ
ルMOSTについても電圧の極性を逆にすること
により、同様にできることはもちろんである。ま
た、予備用ヒユーズをレーザ光によつて切断する
場合について説明したが、レーザ光によつて高抵
抗の予備用ヒユーズを低抵抗にしてもよいことは
もちろんである。また、ノアゲート回路の出力端
子あるいはナンドゲート回路の出力端子に増幅器
を接続してもよいことはもちろんである。
以上詳細に説明したように、この発明に係る半
導体メモリ装置によれば冗長機能を備えたメモリ
セルアレイがパツケージに収納された後でも、簡
単な構成により、冗長機能が使用されているか否
かを容易に判断することができる効果がある。
導体メモリ装置によれば冗長機能を備えたメモリ
セルアレイがパツケージに収納された後でも、簡
単な構成により、冗長機能が使用されているか否
かを容易に判断することができる効果がある。
第１図は従来の冗長機能付きの半導体メモリ装
置を示すブロツク図、第２図はこの発明に係る半
導体メモリ装置に内蔵した半導体回路の一実施例
を示す回路図、第３図は第２図の予備デコーダを
示す詳細な回路図、第４図および第５図はそれぞ
れこの発明に係る半導体メモリ装置に内蔵した半
導体回路の他の実施例を示す回路図である。 １……メモリセルアレイ、２……行デコーダ、
３……列デコーダ、４……バツフア回路、５……
予備メモリセル行、６および６ａ〜６ｎ……予備
行デコーダ、７……ノアゲート回路、８……出力
端子、９……電源線、１０……出力側MOSトラ
ンジスタ、１１……出力ノード、１２a1，２a2…
１２n1および１２n2……MOSトランジスタ、１
３a1，１３a2…１３n1および１３n2……予備用ヒ
ユーズ、１４……アース線、１５ａ〜１５ｎ……
非反転バツフア回路、１６ａ〜１６ｎ……反転増
幅器、１７……ナンドゲート回路。なお、図中、
同一符号は同一または相当部分を示す。
置を示すブロツク図、第２図はこの発明に係る半
導体メモリ装置に内蔵した半導体回路の一実施例
を示す回路図、第３図は第２図の予備デコーダを
示す詳細な回路図、第４図および第５図はそれぞ
れこの発明に係る半導体メモリ装置に内蔵した半
導体回路の他の実施例を示す回路図である。 １……メモリセルアレイ、２……行デコーダ、
３……列デコーダ、４……バツフア回路、５……
予備メモリセル行、６および６ａ〜６ｎ……予備
行デコーダ、７……ノアゲート回路、８……出力
端子、９……電源線、１０……出力側MOSトラ
ンジスタ、１１……出力ノード、１２a1，２a2…
１２n1および１２n2……MOSトランジスタ、１
３a1，１３a2…１３n1および１３n2……予備用ヒ
ユーズ、１４……アース線、１５ａ〜１５ｎ……
非反転バツフア回路、１６ａ〜１６ｎ……反転増
幅器、１７……ナンドゲート回路。なお、図中、
同一符号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 予備メモリセルを内蔵した冗長機能付き半導
体メモリ装置において、予備デコーダの各予備デ
コーダ出力信号の論理和をとるゲート回路を設
け、このゲート回路の出力端子を外部端子に接続
することにより、この外部端子のレベルを測定
し、冗長機能の使用の有無の判断を可能にするこ
とを特徴とする半導体メモリ装置。 ２ 前記ゲート回路は前記各予備デコーダ出力信
号の論理和をとる、あるいは非反転増幅器で増幅
した出力信号の論理和をとるノアゲート回路であ
ることを特徴とする特許請求の範囲第１項記載の
半導体メモリ装置。 ３ 前記ゲート回路は前記各予備デコーダ出力信
号を反転増幅器で増幅した出力信号の論理和をと
るナンド回路であることを特徴とする特許請求の
範囲第１項記載の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57223622A JPS59112500A (ja) | 1982-12-18 | 1982-12-18 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57223622A JPS59112500A (ja) | 1982-12-18 | 1982-12-18 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59112500A JPS59112500A (ja) | 1984-06-28 |
| JPS6310520B2 true JPS6310520B2 (ja) | 1988-03-07 |
Family
ID=16801088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57223622A Granted JPS59112500A (ja) | 1982-12-18 | 1982-12-18 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59112500A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254499A (ja) * | 1984-05-31 | 1985-12-16 | Fujitsu Ltd | 記憶装置の作動状態の検査を行うことができる、冗長機能を有する半導体集積回路装置 |
| JPH03142799A (ja) * | 1989-10-27 | 1991-06-18 | Nec Ic Microcomput Syst Ltd | 半導体メモリ回路 |
-
1982
- 1982-12-18 JP JP57223622A patent/JPS59112500A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59112500A (ja) | 1984-06-28 |
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