JPH0335760B2 - - Google Patents
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- JPH0335760B2 JPH0335760B2 JP58219657A JP21965783A JPH0335760B2 JP H0335760 B2 JPH0335760 B2 JP H0335760B2 JP 58219657 A JP58219657 A JP 58219657A JP 21965783 A JP21965783 A JP 21965783A JP H0335760 B2 JPH0335760 B2 JP H0335760B2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
- G11C29/787—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using a fuse hierarchy
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/838—Masking faults in memories by using spares or by reconfiguring using programmable devices with substitution of defective spares
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は、行導体と列導体とに接続されたメモ
リセルのマトリクス配列と、行導体の各々に接続
された標準行デコーダ回路と、デコーダを付随す
る行から切断するための第１の手段と、複数個の
予備行導体及びこれに付随するメモリセル及び予
備デコーダ回路と、予備デコーダ回路の各々にお
いて、付随する行から切断された標準行デコーダ
回路のアドレスを予備デコーダ回路に与えること
によつてマトリクス配列内で切断された行の代り
に予備行を用いるための第２の手段とを含む半導
体メモリに関する。
リセルのマトリクス配列と、行導体の各々に接続
された標準行デコーダ回路と、デコーダを付随す
る行から切断するための第１の手段と、複数個の
予備行導体及びこれに付随するメモリセル及び予
備デコーダ回路と、予備デコーダ回路の各々にお
いて、付随する行から切断された標準行デコーダ
回路のアドレスを予備デコーダ回路に与えること
によつてマトリクス配列内で切断された行の代り
に予備行を用いるための第２の手段とを含む半導
体メモリに関する。
米国特許第4228528号では、メモリセルの予備
行及び列、予備デコーダ、及び他の種々の予備回
路を含む半導体メモリチツプが示されている。予
備行の各々には１つのデコーダが設けられてい
る。１つの問題点は、予備行のデコーダのピツチ
（幅）が予備行のピツチ（幅）より大きいことで
ある。このため、チツプ面積全体を最小化するチ
ツプの設計が困難になつている。
行及び列、予備デコーダ、及び他の種々の予備回
路を含む半導体メモリチツプが示されている。予
備行の各々には１つのデコーダが設けられてい
る。１つの問題点は、予備行のデコーダのピツチ
（幅）が予備行のピツチ（幅）より大きいことで
ある。このため、チツプ面積全体を最小化するチ
ツプの設計が困難になつている。
この問題は、前記の半導体メモリにおいて、メ
モリセルが偶数及び奇数行の対として構成されて
奇数行のメモリセルが第１の列導体に接続され、
偶数行のメモリセルが第２の列導体に接続され、
第１及び第２の列導体が相互に１つ置きに配置さ
れており、予備デコーダ回路の各々が予備メモリ
セルの１つの偶数行及び１つの奇数行に接続さ
れ、予備デコーダ回路を予備メモリセルの行の一
方から切断するため第３の手段を含んでいること
を特徴とする半導体メモリによつて解決された。
モリセルが偶数及び奇数行の対として構成されて
奇数行のメモリセルが第１の列導体に接続され、
偶数行のメモリセルが第２の列導体に接続され、
第１及び第２の列導体が相互に１つ置きに配置さ
れており、予備デコーダ回路の各々が予備メモリ
セルの１つの偶数行及び１つの奇数行に接続さ
れ、予備デコーダ回路を予備メモリセルの行の一
方から切断するため第３の手段を含んでいること
を特徴とする半導体メモリによつて解決された。
本発明は、折返しビツト線形式を持つ集積回路
メモリチツプにおいて、メモリセルの予備奇数行
及び予備偶数行を提供することに関する。メモリ
セルの１つの標準偶数又は奇数行に付随する標準
行デコーダは、通常は正常動作するが必要に応じ
て消勢することができる。単一の予備行デコーダ
回路が奇数及び偶数予備行からなる１対の予備行
に接続されている。これらの予備行は、障害の生
じた標準の奇数又は偶数行の代りに用いることが
できる。予備デコーダ回路は、そのままでは動作
しないが、標準行に障害がある時にはその代りと
して使えるように設計されている。
メモリチツプにおいて、メモリセルの予備奇数行
及び予備偶数行を提供することに関する。メモリ
セルの１つの標準偶数又は奇数行に付随する標準
行デコーダは、通常は正常動作するが必要に応じ
て消勢することができる。単一の予備行デコーダ
回路が奇数及び偶数予備行からなる１対の予備行
に接続されている。これらの予備行は、障害の生
じた標準の奇数又は偶数行の代りに用いることが
できる。予備デコーダ回路は、そのままでは動作
しないが、標準行に障害がある時にはその代りと
して使えるように設計されている。
予備デコーダ回路はそれが接続されるメモリセ
ルの予備行よりも大きなピツチ（幅）を持つのが
普通である。１つの予備行デコーダを偶数及び奇
数予備行に接続することにより、回路のレイアウ
トの問題とチツプ面積の減少を容易にしている。
ルの予備行よりも大きなピツチ（幅）を持つのが
普通である。１つの予備行デコーダを偶数及び奇
数予備行に接続することにより、回路のレイアウ
トの問題とチツプ面積の減少を容易にしている。
第１図において、メモリ１０の一部が示されて
おり、行及び列からなる２次元配列に、複数の標
準及び予備メモリセルMCが配置されている。セ
ルMCの各々は、行導体Ｒ１，Ｒ２，SR１，SR
２の１つ、及び列導体Ｃ１，Ｃ２，Ｃ３，Ｃ４の
１つによつてアクセスされる。標準メモリセル
MCのＮ行のうちの最初の２行と、Ｍ列のうちの
最初の４列のみが、予備メモリセルMCの２行の
みと共に図示されている。行及び列導体は、それ
ぞれ語線及びビツト線と呼ばれることが多い。
おり、行及び列からなる２次元配列に、複数の標
準及び予備メモリセルMCが配置されている。セ
ルMCの各々は、行導体Ｒ１，Ｒ２，SR１，SR
２の１つ、及び列導体Ｃ１，Ｃ２，Ｃ３，Ｃ４の
１つによつてアクセスされる。標準メモリセル
MCのＮ行のうちの最初の２行と、Ｍ列のうちの
最初の４列のみが、予備メモリセルMCの２行の
みと共に図示されている。行及び列導体は、それ
ぞれ語線及びビツト線と呼ばれることが多い。
メモリ１０は折返しビツト線形式を取つてい
る。すなわち、ビツト線は対をなし、１つの行の
セルMCは１つおきの列導体に接続され、対をな
すもう一方の行のセルは、異なる１つおきの列導
体に接続されている。隣接する列導体は、当業者
には公知の方法で、１つのセンスアンプに接続さ
れている。標準のセルMCはそれぞれＲ１及びＲ
２を介して、それぞれ節点１２及び１４に接続さ
れ、さらに第１及び第２の標準デコーダ回路１及
び２に接続されている。予備セルMCはそれぞれ
SR１及びSR２を介して、それぞれ節点１６及び
１８に接続され、さらに単一の予備デコーダ回路
３に接続されている。標準セルMCがＲ１に接続
されている構成は、予備セルMCがSR１に接続
されている構成と同じである。これらの行を奇数
行と呼ぶ。標準セルMCがＲ２に接続されている
構成は、予備セルがSR２に接続されている構成
と同じである。これらの行を偶数行と呼ぶ。標準
セルMC又は語線（標準行導体）に障害がある
と、セルMCの偶数標準行の代りに、セルMCの
偶数予備行が用いられ、また標準セルMCの奇数
行の代りにセルMCの奇数予備行が用いられる。
る。すなわち、ビツト線は対をなし、１つの行の
セルMCは１つおきの列導体に接続され、対をな
すもう一方の行のセルは、異なる１つおきの列導
体に接続されている。隣接する列導体は、当業者
には公知の方法で、１つのセンスアンプに接続さ
れている。標準のセルMCはそれぞれＲ１及びＲ
２を介して、それぞれ節点１２及び１４に接続さ
れ、さらに第１及び第２の標準デコーダ回路１及
び２に接続されている。予備セルMCはそれぞれ
SR１及びSR２を介して、それぞれ節点１６及び
１８に接続され、さらに単一の予備デコーダ回路
３に接続されている。標準セルMCがＲ１に接続
されている構成は、予備セルMCがSR１に接続
されている構成と同じである。これらの行を奇数
行と呼ぶ。標準セルMCがＲ２に接続されている
構成は、予備セルがSR２に接続されている構成
と同じである。これらの行を偶数行と呼ぶ。標準
セルMC又は語線（標準行導体）に障害がある
と、セルMCの偶数標準行の代りに、セルMCの
偶数予備行が用いられ、また標準セルMCの奇数
行の代りにセルMCの奇数予備行が用いられる。
偶数及び奇数予備行として対をなす予備行に対
して、１つの予備行デコーダ回路３のみが用意さ
れる。従来のやり方は、行の偶奇にかかわらず、
予備行の各々に対して１つの予備デコーダを用い
るものであつた。本発明のように、１対の予備行
に対して１つの予備デコーダを用いることによ
り、メモリチツプ全体の大きさを小さくし、また
レイアウトを容易にする。第２図では、標準語線
Ｒ１，Ｒ２に対して用いるのに適したデコーダ回
路１，２を示している。当業者には公知のよう
に、各デコーダは２進パルスの特定の組合せから
なる一義的なアドレスによつて選択される。この
結果、256行中の特定の１つを選択するのに８桁
のアドレスが必要である。第３図は、予備行に対
して用いるのに適した予備デコーダを示してい
る。
して、１つの予備行デコーダ回路３のみが用意さ
れる。従来のやり方は、行の偶奇にかかわらず、
予備行の各々に対して１つの予備デコーダを用い
るものであつた。本発明のように、１対の予備行
に対して１つの予備デコーダを用いることによ
り、メモリチツプ全体の大きさを小さくし、また
レイアウトを容易にする。第２図では、標準語線
Ｒ１，Ｒ２に対して用いるのに適したデコーダ回
路１，２を示している。当業者には公知のよう
に、各デコーダは２進パルスの特定の組合せから
なる一義的なアドレスによつて選択される。この
結果、256行中の特定の１つを選択するのに８桁
のアドレスが必要である。第３図は、予備行に対
して用いるのに適した予備デコーダを示してい
る。
第２図において、デコーダ回路１，２は、基本
的には、並列群をなすMOSアドレスデコードト
ランジスタＴ１０，Ｔ１１及びＴ１２（デコード
すべきアドレスの各桁について１つ）と、予備充
電トランジスタＴ１３と、中断トランジスタＴ１
４と、駆動トランジスタＴ１５と、可溶リンクＦ
１から成る。アドレスの各桁は文字Ａで示され、
その補数は文字Ｃで示されている。簡単のため
に、３つのアドレスデコードトランジスタのみが
図示されている。Ｔ１０，Ｔ１１，Ｔ１２及びＴ
１４のドレインと、Ｔ１３のソースは、共通節点
２６に接続されている。Ｔ１３のドレインは節点
２２及び電源VDDに接続されている。Ｔ１４の
ソースはＴ１５のゲートと節点２８に接続されて
いる。Ｔ１０，Ｔ１１及びＴ１２のソースはすべ
て節点２４及び電源VSSに接続されている。こ
の電源は、普通はアース電位であるが、必ずしも
アースである必要もない。中断トランジスタＴ１
４は伝送ゲートとして動作し、節点２６の大きな
静電容量を駆動トランジスタのゲート（端子２
８）から選択的に分離する働きをする。トランジ
スタ１４のオン・オフ状態はそのゲートに印加さ
れる適切な制御パルスによつて制御される。
的には、並列群をなすMOSアドレスデコードト
ランジスタＴ１０，Ｔ１１及びＴ１２（デコード
すべきアドレスの各桁について１つ）と、予備充
電トランジスタＴ１３と、中断トランジスタＴ１
４と、駆動トランジスタＴ１５と、可溶リンクＦ
１から成る。アドレスの各桁は文字Ａで示され、
その補数は文字Ｃで示されている。簡単のため
に、３つのアドレスデコードトランジスタのみが
図示されている。Ｔ１０，Ｔ１１，Ｔ１２及びＴ
１４のドレインと、Ｔ１３のソースは、共通節点
２６に接続されている。Ｔ１３のドレインは節点
２２及び電源VDDに接続されている。Ｔ１４の
ソースはＴ１５のゲートと節点２８に接続されて
いる。Ｔ１０，Ｔ１１及びＴ１２のソースはすべ
て節点２４及び電源VSSに接続されている。こ
の電源は、普通はアース電位であるが、必ずしも
アースである必要もない。中断トランジスタＴ１
４は伝送ゲートとして動作し、節点２６の大きな
静電容量を駆動トランジスタのゲート（端子２
８）から選択的に分離する働きをする。トランジ
スタ１４のオン・オフ状態はそのゲートに印加さ
れる適切な制御パルスによつて制御される。
当業者には公知のように、図示したようなデコ
ーダは、アドレス回路（図示していない）からデ
コードトランジスタＴ１０，Ｔ１１及びＴ１２へ
印加される入力のすべてが低レベルになつた時に
選択される。このとき、節点２６は高レベルにな
り、節点２８上の電圧によつてそのゲートが制御
される駆動トランジスタはオンになり、トランジ
スタＴ１５のソースに発生する高レベルの駆動電
圧が出力節点３０に印加され、さらにＦ１を介し
て標準メモリ配列の節点１２又は１４に印加され
る。特定のデコーダが非選択（選択されない）で
あると、アドレス回路からデコーダに印加される
入力の１つが高レベルであり、節点２６の電圧は
ほぼVSSまで降下し、トランジスタＴ１５はオ
フとなつて、駆動電圧が節点３０に印加されるこ
とはない。前述のように、可溶リンクＦ１は、標
準デコーダの各々に設けられており、特定のデコ
ーダ及び付随したセルが事前検査によつて正常で
あると判明している時には、このリンクはそのま
ま残される。しかし、事前検査において、アクセ
スされたセルに障害があり、メモリとして使用に
適しないことがわかると、このデコーダ内のリン
クは、レーザ等によつて蒸発させて開にする。
ーダは、アドレス回路（図示していない）からデ
コードトランジスタＴ１０，Ｔ１１及びＴ１２へ
印加される入力のすべてが低レベルになつた時に
選択される。このとき、節点２６は高レベルにな
り、節点２８上の電圧によつてそのゲートが制御
される駆動トランジスタはオンになり、トランジ
スタＴ１５のソースに発生する高レベルの駆動電
圧が出力節点３０に印加され、さらにＦ１を介し
て標準メモリ配列の節点１２又は１４に印加され
る。特定のデコーダが非選択（選択されない）で
あると、アドレス回路からデコーダに印加される
入力の１つが高レベルであり、節点２６の電圧は
ほぼVSSまで降下し、トランジスタＴ１５はオ
フとなつて、駆動電圧が節点３０に印加されるこ
とはない。前述のように、可溶リンクＦ１は、標
準デコーダの各々に設けられており、特定のデコ
ーダ及び付随したセルが事前検査によつて正常で
あると判明している時には、このリンクはそのま
ま残される。しかし、事前検査において、アクセ
スされたセルに障害があり、メモリとして使用に
適しないことがわかると、このデコーダ内のリン
クは、レーザ等によつて蒸発させて開にする。
望ましい実施例では、このリンクは高伝導性の
ポリシリコン・ドーピング層で、厚さがほぼ6000
オングストローム、長さがほぼ10ミクロンであ
る。これを開回路にするには、たとえば、1.06又
は0.53ミクロンのYAGレーザによる瞬間的高エ
ネルギーパルスが用いられる。この作業は、メモ
リチツプの製造が実質的に完了した後で行われ、
この時ポリシリコン導体はリンドープ・ガラスで
覆われているが、これは透明である。
ポリシリコン・ドーピング層で、厚さがほぼ6000
オングストローム、長さがほぼ10ミクロンであ
る。これを開回路にするには、たとえば、1.06又
は0.53ミクロンのYAGレーザによる瞬間的高エ
ネルギーパルスが用いられる。この作業は、メモ
リチツプの製造が実質的に完了した後で行われ、
この時ポリシリコン導体はリンドープ・ガラスで
覆われているが、これは透明である。
第３図は各予備行の１対の行導体SR１及びSR
２に接続するのに適した予備デコーダ３を示して
いる。このデコーダは、対応する予備行を行う必
要がない時には、何もしなくて良い設計になつて
いる。しかし、予備行を使う時には、障害セルの
みつかつた標準配列の行を消勢するのに使つたの
と同じ簡単な切断作業を行うことにより、この予
備行を用いることができる。
２に接続するのに適した予備デコーダ３を示して
いる。このデコーダは、対応する予備行を行う必
要がない時には、何もしなくて良い設計になつて
いる。しかし、予備行を使う時には、障害セルの
みつかつた標準配列の行を消勢するのに使つたの
と同じ簡単な切断作業を行うことにより、この予
備行を用いることができる。
前述のように、デコーダ回路３は、障害のある
標準行の任意の１つの代りに予備行を用いること
を可能とするものである。予備行デコーダ回路３
は、任意の標準行アドレスを持つように変えるこ
とができる。この目的のために、予備デコーダ回
路３の各々は複数個のトランジスタ対Ｔ１６Ａ，
Ｔ１６Ｂ，Ｔ１７Ａ，Ｔ１７Ｂ及びＴ１８Ａ，Ｔ
１８Ｂを含み、これらの対の各々はアドレス及び
その補数を受信する。これらのアドレス・デコー
ドトランジスタの対の数は、標準デコーダと同様
に、デコードされるアドレスのビツト数に一致す
る。ここでも簡単のために、３対のトランジスタ
のみが示されている。デコーダトランジスタＴ１
６Ａ，Ｔ１６Ｂ，Ｔ１７Ａ，Ｔ１７Ｂ，Ｔ１８Ａ
及びＴ１８Ｂの各々のソースはそれぞれ別のの可
溶リンクＦ２，Ｆ３，Ｆ４，Ｆ５，Ｆ６及びＦ７
を介して予備充電トランジスタＴ２０のドレイン
と、中断トランジスタＴ２２のソースと、節点３
２とに接続されている。デコーダトランジスタの
すべてのドレインは節点２４及び電源VSSに接
続されている。この電源は通常はアース電位であ
るが、必ずしもそうでなくとも良い。Ｔ２２のド
レインは駆動トランジスタＴ２４のゲートと節点
３４とに接続されている。Ｔ２４のドレインは可
溶リンクＦ８及びＦ９の片側に接続されている。
Ｆ８及びＦ９の反対側はそれぞれ節点１６及び１
８に接続されている。予備充電トランジスタＴ２
０のゲートに付勢パルスが印加されると、VDD
又はVDDに近い電圧が節点３２に印加される。
標準デコーダ回路１，２と同様に、中断トランジ
スタＴ２２は、駆動トランジスタＴ２４を節点３
２の大きな静電容量と選択的に分離する伝送ゲー
トの働きをする。駆動トランジスタＴ２４が伝送
ゲートＴ２２を介しての節点３４の高レベルの電
圧（選択された状態）によつてオンになると、高
電圧がそのソースから端子３６に印加され、さら
に２つの予備行導体の節点１６及び１８に印加さ
れる。
標準行の任意の１つの代りに予備行を用いること
を可能とするものである。予備行デコーダ回路３
は、任意の標準行アドレスを持つように変えるこ
とができる。この目的のために、予備デコーダ回
路３の各々は複数個のトランジスタ対Ｔ１６Ａ，
Ｔ１６Ｂ，Ｔ１７Ａ，Ｔ１７Ｂ及びＴ１８Ａ，Ｔ
１８Ｂを含み、これらの対の各々はアドレス及び
その補数を受信する。これらのアドレス・デコー
ドトランジスタの対の数は、標準デコーダと同様
に、デコードされるアドレスのビツト数に一致す
る。ここでも簡単のために、３対のトランジスタ
のみが示されている。デコーダトランジスタＴ１
６Ａ，Ｔ１６Ｂ，Ｔ１７Ａ，Ｔ１７Ｂ，Ｔ１８Ａ
及びＴ１８Ｂの各々のソースはそれぞれ別のの可
溶リンクＦ２，Ｆ３，Ｆ４，Ｆ５，Ｆ６及びＦ７
を介して予備充電トランジスタＴ２０のドレイン
と、中断トランジスタＴ２２のソースと、節点３
２とに接続されている。デコーダトランジスタの
すべてのドレインは節点２４及び電源VSSに接
続されている。この電源は通常はアース電位であ
るが、必ずしもそうでなくとも良い。Ｔ２２のド
レインは駆動トランジスタＴ２４のゲートと節点
３４とに接続されている。Ｔ２４のドレインは可
溶リンクＦ８及びＦ９の片側に接続されている。
Ｆ８及びＦ９の反対側はそれぞれ節点１６及び１
８に接続されている。予備充電トランジスタＴ２
０のゲートに付勢パルスが印加されると、VDD
又はVDDに近い電圧が節点３２に印加される。
標準デコーダ回路１，２と同様に、中断トランジ
スタＴ２２は、駆動トランジスタＴ２４を節点３
２の大きな静電容量と選択的に分離する伝送ゲー
トの働きをする。駆動トランジスタＴ２４が伝送
ゲートＴ２２を介しての節点３４の高レベルの電
圧（選択された状態）によつてオンになると、高
電圧がそのソースから端子３６に印加され、さら
に２つの予備行導体の節点１６及び１８に印加さ
れる。
予備デコーダの選択的な駆動は、標準デコーダ
回路１，２の出力にあるのと同様の可溶リンクＦ
２，Ｆ３，Ｆ４，Ｆ５，Ｆ６及びＦ７をデコード
トランジスタＴ１６Ａ，Ｔ１６Ｂ，Ｔ１７Ａ，Ｔ
１７Ｂ，Ｔ１８Ａ及びＴ１８Ｂの各々のドレイン
経路に入れているために可能となつている。これ
らのリンクを切断する前においては、各予備デコ
ーダ回路３が、読出し又は書込み動作中に選択さ
れることはない。なぜなら、図示したように、ア
ドレスとその補数の両方がアドレスデコードトラ
ンジスタのゲートに印加されているため、節点３
２の電位は節点２４の電位にほぼ等しい値に保た
れているからである。予備行を使用することが決
定され、ある特定の予備行を活性化する場合に
は、適切なリンクを溶解することにより、障害の
ある標準行のアドレスが、選択された予備行に付
随したデコーダ回路３に与えられる。トランジス
タ対の各々の２つのリンクのうちの一方が切断さ
れると、予備デコーダ回路は、節点３２と２４と
の間にまだ接続されているデコードトランジスタ
により、２進桁の一義的な組合せに応じて選択さ
れる。このようにして予備デコーダが正しく設定
されると、標準デコーダと変ることなく動作し、
入力パルスがすべて低レベルになつた時に選択さ
れ、節点３２を高レベルにし、駆動トランジスタ
Ｔ２４が付勢され、高レベルの電圧が節点３６か
ら対応する行導体に印加される。奇数標準行と置
き代える場合には、リンクＦ９が切断される。偶
数標準行と置き代える場合にはリンクＦ８が切断
される。もし選ばれた予備行内の予備メモリセル
に障害が見つかつた場合には、この行に付随した
可溶リンクが切断され、この予備デコーダは動作
しなくなる。
回路１，２の出力にあるのと同様の可溶リンクＦ
２，Ｆ３，Ｆ４，Ｆ５，Ｆ６及びＦ７をデコード
トランジスタＴ１６Ａ，Ｔ１６Ｂ，Ｔ１７Ａ，Ｔ
１７Ｂ，Ｔ１８Ａ及びＴ１８Ｂの各々のドレイン
経路に入れているために可能となつている。これ
らのリンクを切断する前においては、各予備デコ
ーダ回路３が、読出し又は書込み動作中に選択さ
れることはない。なぜなら、図示したように、ア
ドレスとその補数の両方がアドレスデコードトラ
ンジスタのゲートに印加されているため、節点３
２の電位は節点２４の電位にほぼ等しい値に保た
れているからである。予備行を使用することが決
定され、ある特定の予備行を活性化する場合に
は、適切なリンクを溶解することにより、障害の
ある標準行のアドレスが、選択された予備行に付
随したデコーダ回路３に与えられる。トランジス
タ対の各々の２つのリンクのうちの一方が切断さ
れると、予備デコーダ回路は、節点３２と２４と
の間にまだ接続されているデコードトランジスタ
により、２進桁の一義的な組合せに応じて選択さ
れる。このようにして予備デコーダが正しく設定
されると、標準デコーダと変ることなく動作し、
入力パルスがすべて低レベルになつた時に選択さ
れ、節点３２を高レベルにし、駆動トランジスタ
Ｔ２４が付勢され、高レベルの電圧が節点３６か
ら対応する行導体に印加される。奇数標準行と置
き代える場合には、リンクＦ９が切断される。偶
数標準行と置き代える場合にはリンクＦ８が切断
される。もし選ばれた予備行内の予備メモリセル
に障害が見つかつた場合には、この行に付随した
可溶リンクが切断され、この予備デコーダは動作
しなくなる。
単一のシリコンチツプ上に製造され、スイツチ
トキヤパシタ型のメモリセルと折返しビツト線方
式を持つ256K DRAMが作られ、機能すること
が確認された。このメモリはそれぞれ128Kの２
つの部分メモリに分割されている。各部分メモリ
には４対の予備行があり、各対は奇数及び偶数行
からなり、対ごとに予備行デコーダ回路３が設け
られている。
トキヤパシタ型のメモリセルと折返しビツト線方
式を持つ256K DRAMが作られ、機能すること
が確認された。このメモリはそれぞれ128Kの２
つの部分メモリに分割されている。各部分メモリ
には４対の予備行があり、各対は奇数及び偶数行
からなり、対ごとに予備行デコーダ回路３が設け
られている。
本発明の精神を逸脱することなく基本的デコー
ダに多くの変形が可能であることは明らかであ
る。特に、デコードトランジスタを付勢及び消勢
するのに他の技術を用いることができる。またデ
コードトランジスタとして、たとえばバイポーラ
トランジスタのような他の形式を取ることもでき
る。さらに、図示したデコーダはともに行デコー
ダとして用いると述べたが、列デコーダとしても
用いることができる。行と列でアドレス長が異る
場合には、行と列で異つた形式のデコーダを用い
ることが望ましい。当業者には公知のように、場
合によつては、２段階の選択を行い、アドレスの
一部で第１のデコーダグループを選び、アドレス
の他の部分で第２のデコーダグループを選択する
ことも望ましい。これを列選択に用いた例として
は、米国特許第4274013号に示されたメモリがあ
る。
ダに多くの変形が可能であることは明らかであ
る。特に、デコードトランジスタを付勢及び消勢
するのに他の技術を用いることができる。またデ
コードトランジスタとして、たとえばバイポーラ
トランジスタのような他の形式を取ることもでき
る。さらに、図示したデコーダはともに行デコー
ダとして用いると述べたが、列デコーダとしても
用いることができる。行と列でアドレス長が異る
場合には、行と列で異つた形式のデコーダを用い
ることが望ましい。当業者には公知のように、場
合によつては、２段階の選択を行い、アドレスの
一部で第１のデコーダグループを選び、アドレス
の他の部分で第２のデコーダグループを選択する
ことも望ましい。これを列選択に用いた例として
は、米国特許第4274013号に示されたメモリがあ
る。
第１図は本発明に従つたメモリの一部の簡略化
した回路図であり、第２図は消勢可能な標準デコ
ーダの回路図であり、第３図は本発明に従つて付
勢及び消勢が可能な予備デコーダの一実施例の回
路図である。 主要部分の符号の説明、メモリセル……MC、
行導体……Ｒ１，Ｒ２、列導体Ｃ１−Ｃ４、標準
行デコーダ回路……１，２、第１の手段……Ｆ
１、予備行導体……１６，１８、予備デコーダ回
路……３、第２の手段……AO−ANC，Ｆ２−Ｆ
７、奇数行……Ｒ１，SR１、偶数行……Ｒ２，
SR２、第１の列導体……Ｃ１，Ｃ３、第２の列
導体……Ｃ２，Ｃ４、第３の手段……Ｆ８，Ｆ
９。
した回路図であり、第２図は消勢可能な標準デコ
ーダの回路図であり、第３図は本発明に従つて付
勢及び消勢が可能な予備デコーダの一実施例の回
路図である。 主要部分の符号の説明、メモリセル……MC、
行導体……Ｒ１，Ｒ２、列導体Ｃ１−Ｃ４、標準
行デコーダ回路……１，２、第１の手段……Ｆ
１、予備行導体……１６，１８、予備デコーダ回
路……３、第２の手段……AO−ANC，Ｆ２−Ｆ
７、奇数行……Ｒ１，SR１、偶数行……Ｒ２，
SR２、第１の列導体……Ｃ１，Ｃ３、第２の列
導体……Ｃ２，Ｃ４、第３の手段……Ｆ８，Ｆ
９。
Claims (1)
- 【特許請求の範囲】 １ 行導体（例えばＲ１及びＲ２）と列導体（例
えばＣ１−Ｃ４）とに接続されたメモリセル（例
えばMC）のマトリクス配列と、該行導体の各々
に接続された標準行デコーダ回路（例えば１，
２）と、該デコーダを付随する行から切断するた
めの第１の手段（例えばＦ１）と、複数個の予備
行導体（例えば１６，１８）及びこれに付随する
メモリセル及び予備デコーダ回路（例えば３）
と、該予備デコーダ回路の各々において、付随す
る行から切断された該標準行デコーダ回路のアド
レスを該予備デコーダ回路に与えることによつて
該マトリクス配列内で切断された該行の代りに予
備行を用いるための第２の手段（例えばAO−
ANC，Ｆ２−Ｆ７）とを含んだ半導体メモリに
おいて、 該メモリセルが偶数及び奇数行の対として構成
されて奇数行（例えばＲ１，SR１）の該メモリ
セルが第１の列導体（例えばＣ１，Ｃ３）に接続
され、偶数行（例えばＲ２，SR２）の該メモリ
セルが第２の列導体（例えばＣ２，Ｃ４）に接続
されることと、該第１及び第２の列導体が相互に
１つ置きに配置されていることと、該予備デコー
ダ回路の各々が予備メモリセルの１つの偶数行
（例えば１６）及び１つの奇数行（例えば１８）
に接続され、該予備デコーダ回路を該予備メモリ
セルの該行の一方から切断するための第３の手段
（例えばＦ８，Ｆ９）を含んでいることとを特徴
とする半導体メモリ。 ２ 特許請求の範囲第１項記載のメモリにおい
て、 該予備行デコーダ回路が任意のアドレスに対し
て平常は選択されない設計になつていることを特
徴とする半導体メモリ。 ３ 特許請求の範囲第２項記載のメモリにおい
て、 該標準行デコーダ回路の各々に含まれる該第１
の手段が可溶リンク（例えばＦ１）で、切断され
ると該行デコーダを付随する該標準行から切り離
すことと、 該予備行デコーダ回路の各々に含まれる該第３
の手段が１対の可溶リンク（例えばＦ８，Ｆ９）
で、その各々が該デコーダ回路を該予備行の１つ
に接続していることを特徴とする半導体メモリ。 ４ 特許請求の範囲第３項記載のメモリにおい
て、 該予備行デコーダ回路の各々に含まれている該
第２の手段が複数対の可溶リンク（例えばＦ２−
Ｆ７）から成り、該リンクの組合せを切断するこ
とによつて該予備行デコーダに必要なアドレスを
与えることを特徴とする半導体メモリ。 ５ 特許請求の範囲第２項記載のメモリにおい
て、 該予備行デコーダ回路の各々が複数対のデコー
ドトランジスタ（例えばＴ１６−Ｔ１８）を含
み、その各々が可溶リンク（例えばＦ２−Ｆ７）
をその回路に含んでいることを特徴とする半導体
メモリ。 ６ 特許請求の範囲第５項記載のメモリにおい
て、そのすべての構成要素が単一チツプ上に形成
されていることを特徴とする半導体メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US444239 | 1982-11-24 | ||
| US06/444,239 US4494220A (en) | 1982-11-24 | 1982-11-24 | Folded bit line memory with one decoder per pair of spare rows |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59107500A JPS59107500A (ja) | 1984-06-21 |
| JPH0335760B2 true JPH0335760B2 (ja) | 1991-05-29 |
Family
ID=23764063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58219657A Granted JPS59107500A (ja) | 1982-11-24 | 1983-11-24 | 半導体メモリ |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4494220A (ja) |
| EP (1) | EP0110636B1 (ja) |
| JP (1) | JPS59107500A (ja) |
| KR (1) | KR910009438B1 (ja) |
| CA (1) | CA1199405A (ja) |
| DE (1) | DE3376156D1 (ja) |
| GB (1) | GB2130770B (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59151398A (ja) * | 1983-02-17 | 1984-08-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US4703436A (en) * | 1984-02-01 | 1987-10-27 | Inova Microelectronics Corporation | Wafer level integration technique |
| JPS60191500A (ja) * | 1984-03-08 | 1985-09-28 | Sharp Corp | 冗長回路 |
| US4590388A (en) * | 1984-04-23 | 1986-05-20 | At&T Bell Laboratories | CMOS spare decoder circuit |
| US4908797A (en) * | 1984-07-26 | 1990-03-13 | Texas Instruments Incorporated | Dynamic memory array with quasi-folded bit lines |
| US4701885A (en) * | 1984-07-26 | 1987-10-20 | Texas Instruments Incorporated | Dynamic memory array with quasi-folded bit lines |
| DE3586718T2 (de) * | 1984-12-26 | 1993-03-11 | Sgs Thomson Microelectronics | Festwertspeicher mit interdigitalen bitzeilen. |
| JPS63220500A (ja) * | 1987-03-09 | 1988-09-13 | Mitsubishi Electric Corp | 半導体記憶装置の冗長回路 |
| GB2212978A (en) * | 1987-11-30 | 1989-08-02 | Plessey Co Plc | An integrated circuit having a patch array |
| JP2558787B2 (ja) * | 1988-02-15 | 1996-11-27 | 松下電子工業株式会社 | 記憶装置 |
| JPH073754B2 (ja) * | 1988-03-08 | 1995-01-18 | 三菱電機株式会社 | 半導体記憶装置 |
| US4866676A (en) * | 1988-03-24 | 1989-09-12 | Motorola, Inc. | Testing arrangement for a DRAM with redundancy |
| JPH0817039B2 (ja) * | 1988-08-19 | 1996-02-21 | 株式会社東芝 | 半導体メモリセル |
| JPH02310898A (ja) * | 1989-05-25 | 1990-12-26 | Nec Corp | メモリ回路 |
| US5257228A (en) * | 1991-05-16 | 1993-10-26 | Texas Instruments Incorporated | Efficiency improved DRAM row redundancy circuit |
| KR940007241B1 (ko) * | 1992-03-09 | 1994-08-10 | 삼성전자 주식회사 | 반도체 메모리 장치의 로우 리던던시장치 |
| US5301153A (en) * | 1992-06-03 | 1994-04-05 | Mips Computer Systems, Inc. | Redundant element substitution apparatus |
| US5294846A (en) * | 1992-08-17 | 1994-03-15 | Paivinen John O | Method and apparatus for programming anti-fuse devices |
| US5424655A (en) * | 1994-05-20 | 1995-06-13 | Quicklogic Corporation | Programmable application specific integrated circuit employing antifuses and methods therefor |
| US5623420A (en) * | 1994-11-16 | 1997-04-22 | Sun Microsystems, Inc. | Method and apparatus to distribute spare cells within a standard cell region of an integrated circuit |
| US5696943A (en) * | 1995-07-27 | 1997-12-09 | Advanced Micro Devices, Inc. | Method and apparatus for quick and reliable design modification on silicon |
| US6987786B2 (en) | 1998-07-02 | 2006-01-17 | Gsi Group Corporation | Controlling laser polarization |
| US6181728B1 (en) | 1998-07-02 | 2001-01-30 | General Scanning, Inc. | Controlling laser polarization |
| JP2001044366A (ja) * | 1999-07-26 | 2001-02-16 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6621751B1 (en) * | 2002-06-04 | 2003-09-16 | Micron Technology, Inc. | Method and apparatus for programming row redundancy fuses so decoding matches internal pattern of a memory array |
| US20060191884A1 (en) * | 2005-01-21 | 2006-08-31 | Johnson Shepard D | High-speed, precise, laser-based material processing method and system |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4025907A (en) * | 1975-07-10 | 1977-05-24 | Burroughs Corporation | Interlaced memory matrix array having single transistor cells |
| SU928412A1 (ru) * | 1976-09-30 | 1982-05-15 | Предприятие П/Я Р-6429 | Матричный накопитель дл интегрального запоминающего устройства |
| US4274013A (en) * | 1979-02-09 | 1981-06-16 | Bell Telephone Laboratories, Incorporated | Sense amplifier |
| US4228528B2 (en) * | 1979-02-09 | 1992-10-06 | Memory with redundant rows and columns | |
| JPS5928560Y2 (ja) * | 1979-11-13 | 1984-08-17 | 富士通株式会社 | 冗長ビットを有する記憶装置 |
| US4351034A (en) * | 1980-10-10 | 1982-09-21 | Inmos Corporation | Folded bit line-shared sense amplifiers |
-
1982
- 1982-11-24 US US06/444,239 patent/US4494220A/en not_active Ceased
-
1983
- 1983-11-18 GB GB08330866A patent/GB2130770B/en not_active Expired
- 1983-11-18 EP EP83307045A patent/EP0110636B1/en not_active Expired
- 1983-11-18 DE DE8383307045T patent/DE3376156D1/de not_active Expired
- 1983-11-21 CA CA000441574A patent/CA1199405A/en not_active Expired
- 1983-11-22 KR KR1019830005530A patent/KR910009438B1/ko not_active Expired
- 1983-11-24 JP JP58219657A patent/JPS59107500A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| GB2130770A (en) | 1984-06-06 |
| EP0110636A2 (en) | 1984-06-13 |
| GB8330866D0 (en) | 1983-12-29 |
| GB2130770B (en) | 1986-05-08 |
| CA1199405A (en) | 1986-01-14 |
| EP0110636B1 (en) | 1988-03-30 |
| KR910009438B1 (ko) | 1991-11-16 |
| DE3376156D1 (en) | 1988-05-05 |
| EP0110636A3 (en) | 1985-09-11 |
| JPS59107500A (ja) | 1984-06-21 |
| US4494220A (en) | 1985-01-15 |
| KR840007197A (ko) | 1984-12-05 |
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