JPH0464093B2 - - Google Patents

Description

【発明の詳細な説明】 〔概要〕 マイクロプログラム方式の計算機システムにお
ける命令フエツチ方式であつて、主記憶装置から
マクロ命令をリードするためのマイクロ命令操作
時にページクロスが検出された場合、命令フエツ
チアドレスレジスタの内容の補正操作を行うこと
による余分の処理時間が必要となることを解決す
るため、ページクロスが検出された場合には命令
フエツチアドレスレジスタの値のプラス１カウン
トアツプを抑止するように構成することにより、
マイクロ命令による処理時間の短縮化が可能とな
る。

〔産業上の利用分野〕

本発明は、マイクロプログラム方式の計算機シ
ステムにおける命令フエツチ方式に関する。

マイクロプログラム方式の計算機システムにお
いてデータ処理を実行する場合、主記憶装置から
マクロ命令をリードして実行される。

この主記憶装置からマクロ命令をリードするに
当たつては、複数のマイクロ命令の操作により行
われる。

一方、最近のように処理内容が複雑になると、
かかる処理をより正確にしかもより短時間に実行
することが望まれるようになつて来た。

〔従来の技術〕

第４図は従来例を説明するブロツク図、第５図
は他の従来例を説明するブロツク図、第６図はペ
ージクロス内容を説明する図、第７図はページク
ロスの発生状況を説明する図をそれぞれ示す。

第５図は中央処理装置（以下CPUと称する）
１と主記憶装置２を備え、データ処理動作を制御
プログラムメモリ（図示していない）に格納され
ているマイクロプログラムに基づき制御する計算
機システムを示す。

このCPU１は固定小数点算術演算や論理演算
を行う算術論理演算ユニツト（以下ALUと称す
る）１１と、 ALU１１からの命令フエツチアドレスを保持
する命令フエツチアドレスレジスタ（以下IAと
称する）１２と、 入力する複数のデータから１つを選択して送出
するマルチプレクサ（以下MPXと称する）１３
〜１５と、 MPX１５が選択した内容（主記憶装置２をア
クセスするためのアドレス）を格納するアドレス
レジスタ（以下SARと称する）１６と、 ALU１１からIA１２から演算し送出セツトさ
れる命令フエツチアドレスの前回値のプラス１デ
ータ値をALU１１へ送出するプラス１回路１７
と、 ALU１１の出力からページクロス発生フラグ
をチエツクするフリツプフロツプ（以下F.Fと称
する）１８等を具備して構成されている。

尚、符号ａは他のALU出力を、符号ｂ，ｃは
他から転送されて来たデータを格納しているレジ
スタの出力をそれぞれ示す。

第５図に示すようなマイクロプログラミング方
式の計算機システムにおいて、主記憶装置２から
マクロ命令（同一の原始言語で記述された一連の
命令文によつて置き換えることが出来る原始言語
中の命令）をリードする時、マイクロ命令で以下
の指示が必要である。

即ち、(1)IA１２の内容をSAR１６へセツトす
るための指示。（図中の(1)の指示） (2) IA１２をALU１１でカウントアツプするた
めの指示。（図中の(2)の指示） (3) ALU１１でIA１２をカウントアツプする
時、ページクロス（後述する）のチエツクをす
るための指示。（図中の(3)の指示） 尚、CPU１における命令の読出し、解釈及び
実行は、内部レジスタ（図示してない）間の転
送、主記憶装置２の始動、桁ずらし、加算器（図
示してない）の使用など数十種の基本動作の組合
わせによつて実現されている。

この基本動作を指定する命令を次々に制御プロ
グラムメモリ（図示してない）から読出して実行
することをプログラム的手段で行つた場合のプロ
グラムをマイクロプログラムと名付け、この時の
基本動作命令をマイクロ命令と称している。

又、マイクロ命令の操作において、IA１２は
マクロ命令アドレス専用のアドレスレジスタとし
て使用されている。

前述の(1)項のマイクロ命令操作は、IA１２の
内容をMAX１５を介してSAR１６（アドレスレ
ジスタ）へセツトするマイクロ命令であり、
SAR１６の出力データは主記憶装置２のアドレ
スとなる。

尚、SAR１６にはIA１２以外のデータもセツ
トされるため、その入力信号は図示していない他
のレジスタの出力ｂ，ｃ、他のALU出力ａ等複
数の入力データをマルチプレクスしたものを用い
る。

次に、前述のページクロスとは以下の通りであ
る。即ち、仮想記憶方式の計算機システムにおい
て、主記憶装置２は、その効率的な利用を図るた
めに例えば２キロバイト又は２キロバイトのペー
ジと呼ばれる単位に分割される。

又、主記憶アドレスと仮想記憶アドレスとを対
応ずけるテーブルがCPU１内部又は主記憶装置
２内の固定領域に用意されている。このテーブル
には主記憶アドレスと仮想記憶アドレスとが第６
図Ｂに図示するようにページ単位で対応ずけられ
ている。

例えば、ページの単位が４キロバイトであれ
ば、第６図Ａに示すように仮想記憶アドレスレの
“00100000”番地から“00100FFF”番地までが、
主記憶アドレスの“003000”番地から、
“003FFF”番地までに対応している場合、テー
ブルの内容は第６図Ｂに示すようになつている。

計算機システムにおいては、通常、マクロ命令
は連続したメモリ空間に置き、それをリードしマ
クロ命令の処理内容（ムーブ命令、ロード命令、
加算命令等）を解析し、それに対応する処理を行
う。

また、一般にマクロ命令のアドレスは、現在実
行中の主記憶アドレスにプラス１加算すれば次の
マクロ命令アドレスとなる。

しかし、プラス１加算されたアドレスが所定ペ
ージ単位（２キロバイトや４キロバイト等）を越
えてしまつた場合、その主記憶アドレスは全く異
なつた仮想記憶アドレスをリードしていることに
なる。

そのため、この時点では再度第６図Ｂに示すテ
ーブルを参照し、正しい主記憶アドレスを求めな
ければならない。この仮想記憶アドレスから主記
憶アドレスへの変換操作をアドレス変換と呼ぶ。

又、プラス１加算されたアドレスが所定ページ
単位を越えていることをページクロスと呼び、こ
のページクロスが発生していれば、現在実行中の
命令アドレスプラス１の主記憶アドレスを破棄
し、新たにテーブルを参照し主記憶アドレスを求
める。

ページクロスは一般的に主記憶アドレスをプラ
ス１する時、例えばページサイズが４キロバイト
であつた場合、第７図(1)，(2)に示すように2¹¹か
らのキヤリ（繰上げ）が発生して時にページクロ
スが発生していると判断すれば良い。

例えば、第７図(2)，(3)に示すように
“0000FFF”をプラス１カウントアツプすると、
“0001000”となり、2¹¹からのキヤリ（繰上げ）
が発生しているため、ページクロスが発生してい
ることが分かる。

第５図に示すような上述の従来例で主記憶装置
２からマクロ命令をリードする時は、(1)項の処
理、(2)項の処理、(3)項の処理それぞれに所定のマ
イクロステツプを有し、それぞれに対応するマイ
クロ命令を指示する必要がある。

即ち、(1)項の処理ではIA１２内に格納してい
るデータを選択してSAR１６にセツトすること
を示すマイクロ命令を指示してやる必要がある。

この(1)項の処理において、もしIA１２内に格
納しているデータを選択してSAR１６にセツト
することを示すマイクロ命令のコーテイングミス
等により、IA１２を選択しないないまま主記憶
装置２からデータを読取り、それをマクロ命令と
解釈して処理動作を行うと、プログラムの暴走、
関連レジスタの内容の破棄等の重大な障害が発生
する。

又、(2)項のマイクロ命令操作は前述のように、
IA１２の値を次のマクロ命令アドレスにするた
めのALU１１（汎用ALU）を用い、カウントア
ツプを行う操作を行うことになる。

即ち、マクロ命令アドレスは連続した主記憶装
置２上のアドレス（メモリアドレス）として割付
けられており、従つてそのアドレスをプラス１ず
つカウントアツプしてやれば良いことからALU
１１を用い行つている。

しかし、ALU１１は他の演算処理（例えば、
第一、第二オペランドの加算、減算、汎用レジス
タの加算、ビツト操作等）にも使用するため、
IA１２のカウントアツプ時には他の演算処理が
出来なくなつてしまう等の不都合が生じている。

更に、(3)項のマイクロ命令操作は、(2)項の
ALU１１操作時にALU１１出力のキヤリフラグ
をページクロスチエツク用のF.F１８にセツトす
る処理を実行する。

即ち、ALU１１を用いる演算では、前述の通
り他の演算にも用いられるため、ALU１１にお
けるどの加算処理時にページクロス検出（つま
り、命令アドレスの加算を行つていることを示
す）を行えばよいかを指示するマイクロ命令が必
要となる。

このようなページクロス検出を行うために別個
にマイクロ命令を必要とするために、マイクロス
テツプ数がそのぶん増加すると言う問題点等があ
つた。

従つて、これらの問題点の対策を講ずる方式と
して、第４図に示す方式が発明（本発明について
は、別途出願する予定）される到つた。

第４図に示すCPU２０の構成は、第５図で説
明したMAX１５，SAR１６、プラス１回路１７
と、 付加したハードウエア回路（プラス１回路１
７）にてその内容を順次プラス１して行くマクロ
命令アドレス専用のレジスタであるIA２１と、 IA２１の内容からページクロスを検出するペ
ージクロス検出回路２２と ページクロス検出回路２２からの出力がセツト
された場合には、その出力をオンにしてIA２１
に送出するF.F２３とを具備して構成されてい
る。

尚、CPU２０から発生される実行命令中にマ
クロ命令をフエツチするためのマクロ命令（以下
RQF命令と称する）が新たに定義されている。

第４図に示す方式にてマクロ命令をリードする
RQF命令が指示された時、SAR１６には強制的
にIA２１の値（アドレス値）がセツトされ、IA
２１の値（アドレス値）に従つた主記憶装置２の
リードが行われる。

この時、IA２１からのキヤリフラグが発生し
たとする。即ち例えば、ページサイズが４キロバ
イトの場合、第７図に示すようにIA２１の下位
12ビツトが全て‘1'の時、ページクロス検出回路
２２にてページクロスが検出され、当該RQF命
令の終了時にF.F２３へその状態のセツトが実行
される。

尚、この検出は次のマクロ命令のリードに対す
るページクロス検出となるもので、現在実行しよ
うとしているマクロ命令のリードのアドレスに対
するものではない。

ページクロス検出回路２２にてページクロスが
検出されると前述のようにF.F２３にセツトさ
れ、F.F２３の出力（ページクロス信号）がオ
ンでIA２１に送出される。

尚、ページクロス検出回路２２にてページクロ
ス検出の有無に関係なく、RQF命令の終了時に
プラス１回路２２によりIA２１の内容がカウン
トアツプされ、次のマクロ命令に備える。

又、F.F２３からページクロス信号がオンで
送出されていることは、IA２１の次の値がペー
ジクロスとなつていることを検出していることを
示すものである。

〔発明が解決しようとする問題点〕

上述の第４図に示す方式では、ページクロスが
発生した後のRQF命令により、IA２１の内容が
カウントアツプされると、ページクロスが発生し
たアドレスがプラス１されてしまう。

従つて、主記憶ページアドレスを第６図Ｂのテ
ーブルにてアドレス変換により取込んだ後、初め
にページクロスとなつた同一ページ内アドレス
は、ページクロス後のRQF命令が指示される前
のアドレスにIA２１の内容を補正しなければな
らない。

補正方法として、例えばマイナス１の演算を行
えばよいが、このためにはIA２１にカウントダ
ウン機能を追加したり、汎用ALUを用いてナイ
ナス１の減算を指示する操作が必要となる。

これらの補正方法はハードウエアの増加、マイ
クロステツプの増加、他の演算処理の遅延等が発
生する要因となる。

〔問題点を解決するための手段〕

第１図は本発明の原理を説明するブロツク図を
示す。

第１図に示す本発明の原理ブロツク図は、第４
図で説明した主記憶装置２と下記に説明する
CPU２０′とから構成されている。

本発明になるCPU２０′は、第４図で説明した
機能ブロツク１５〜１７，２１〜２３と、 ページクロス検出回路２２にてページクロスを
検出した時に送出されるページクロス信号がオ
ンすると、プラス１回路１７によるIA２１のカ
ウントアツプを抑止させる歩進抑止制御手段（歩
進抑止制御部）２４とを具備して構成されてい
る。

〔作用〕

ページクロス検出を行うためのマイクロ命令操
作及びIA２１に格納しているアドレス値のカウ
ントアツプのためのマイクロ命令操作がハードウ
エアで実行されており、更にこの方式における
RQF命令操作時にページクロスが検出された場
合は、ハードウエアによりIA２１に格納してい
るアドレス値のカウントアツプを抑止するように
構成することにより、マイクロ命令数とマイクロ
ステツプ数が削減され、処理時間のより短縮化が
可能となる。

〔実施例〕

以下本発明の要旨を第２図，第３図に示す実施
例により具体的に説明する。

第２図は本発明の実施例を説明するブロツク
図、第３図は本発明の実施例における処理動作を
説明する図をそれぞれ示す。尚、全図を通じて同
一符号は同一対象物を示す。

本発明の実施例における歩進抑止制御部２４
は、F.F２３にマクロ命令をフエツチするための
RQF命令操作時に検出しセツトされているペー
ジクロス信号をAND２６に伝えるインバータ
２５と、 図示していない回路で作成する所定周期のクロ
ツク信号と、インバータ２５を介した＊ページ
クロス信号（ページクロス信号の逆移相信
号）との論理積を取り、IA２１の値をプラス１
カウントアツプするためのセツトクロツク信号
を送出するAND２６とを具備して構成されてい
る。

本実施例において、ページクロス発生が検出さ
れていない場合は、マクロ命令をフエツチするた
めのRQF命令の終了時に、クロツク信号に同
期したセツトクロツク信号がIA２１に入力し、
これによりIA２１の値（アドレス値）をプラス
１回路１７によりカウントアツプし、次のマクロ
命令に備えている。

一方、本実施例においてページクロス発生が検
出された場合は、ページクロス信号がオンとな
りインバータ２５を介してAND２６に送出され、
AND２６の論理積演算によりセツトクロツク信
号がオフとなるため、IA２１のカウントアツ
プが抑止される。

例えば第６図Ａの主記憶アドレスの
“003FFF”でページクロスが発生したことが検
出されると、その検出期間中にIA２１のアドレ
スは＋１されて次の“003000”になり、その時点
でセツトクロツク信号がオフとなりIA２１の
カウントアツプは抑止される。

ここで、IA２１のページアドレスのみを第６
図Ｂのテーブルを参照して“003”から新しいペ
ージアドレスの“001”に変えれば、新ページア
ドレス００１の先頭アドレス０００即ち
“001000”から再開することができる。

この状況を示す第３図のタイムチヤートにおい
ては、F.F２３からページクロス信号がオンで
送出されているため、IA２１の次の値がページ
クロスとなつていることを検出している。

即ち、F.F２３からのページクロス信号は、
RQF命令１ではIA２１の値（アドレス）を直接
SAR１６にセツトし、その値（アドレス）で主
記憶装置２をアクセスしてならないことを通知し
ており、RQF命令２ではIA２１の値（アドレス）
のカウントアツプがなされないことになる。

この場合は、あらためて第６図Ｂに示すテーブ
ルを参照して、対応する主記憶装置２のアドレス
をIA２１にセツトすることになる。

〔発明の効果〕

以上のような本発明によれば、マイクロ命令数
とマイクロステツプ数が削減され、処理時間のよ
り短縮化が実現されると言う効果がある。

【図面の簡単な説明】

第１図は本発明の原理を説明するブロツク図、
第２図は本発明の実施例を説明するブロツク図、
第３図は本発明の実施例における処理動作を説明
する図、第４図は従来例を説明するブロツク図、
第５図は他の従来例を説明するブロツク図、第６
図はページクロス内容を説明する図、第７図はペ
ージクロスの発生状況を説明する図、をそれぞれ
示す。 図において、１，２０，２０′はCPU、２は主
記憶装置、１１はALU、１２，２１はIA、１３
〜１５はMPX、１６はSAR、１７はプラス１回
路、１８，２３はF.F、２２はページクロス検出
回路、２４は歩進抑止制御部（歩進抑止制御手
段）、２５はインバータ、２６はAND、をそれぞ
れ示す。

Claims (1)

1. 【特許請求の範囲】 １ 所定バイトからなるページ単位にその容量が
   分割されている主記憶装置２と、 所定メモリに格納されているマイクロプグラム
   に基づきデータ処理動作の制御を行う中央処理装
   置２０′と、 前記主記憶装置２の主記憶アドレスと仮想記憶
   アドレスとを対応づけるテーブルとを具備し、前
   記中央処理装置２０′から発生される実行命令中
   にマクロ命令をフエツチするためのマイクロ命令
   が定義されている計算機システムにおいて、 マクロ命令アドレス専用のレジスタである命令
   フエツチアドレスレジスタ２１と、 命令フエツチ用のマイクロ命令が発生すると、
   前記命令フエツチアドレスレジスタ２１の内容を
   セツトするアドレスレジスタ１６と、 前記命令フエツチアドレスレジスタ２１の内容
   からページクロスを検出するページクロス検出回
   路２２と、 前記命令フエツチアドレスレジスタ２１の内容
   をマイクロ命令発行時に自動的にプラス１するプ
   ラス１回路１７とを具備して構成される前記中央
   処理装置２０′内に、 前記ページクロス検出回路２２にてページクロ
   スを検出した時に送出されるページクロス信号
   を確認すると、前記プラス１回路１７のカウント
   アツプを抑止させる歩進抑止制御手段２４を設
   け、 マクロ命令フエツチのため、命令フエツチ用の
   マイクロ命令を前記中央処理装置２０′から発生
   し、前記ページクロス検出回路２２にてページク
   ロスの発生が検出されると、前記プラス１回路１
   ７による該命令フエツチアドレスレジスタ２１の
   アドレスのプラス１カウントアツプを抑止するこ
   とを特徴とする命令フエツチ制御装置。