JPS628569A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
- Publication number
- JPS628569A JPS628569A JP60147700A JP14770085A JPS628569A JP S628569 A JPS628569 A JP S628569A JP 60147700 A JP60147700 A JP 60147700A JP 14770085 A JP14770085 A JP 14770085A JP S628569 A JPS628569 A JP S628569A
- Authority
- JP
- Japan
- Prior art keywords
- film
- mask
- thin film
- resistance semiconductor
- semiconductor thin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、非晶質シリコン（ａ−５ｉ）や多結晶シリコ
ン（ρ−５ｉ）等の半導体薄膜を用いた絶縁ゲート型の
薄膜トランジスタ（ＴＰＴ）の製造方法に関する。
ン（ρ−５ｉ）等の半導体薄膜を用いた絶縁ゲート型の
薄膜トランジスタ（ＴＰＴ）の製造方法に関する。
透明絶縁基板上に不透明導電膜のゲート電極を形成し、
ゲート絶縁膜、高抵抗半導体薄膜、低抵抗半導体薄膜、
第１マスク膜、第２マスク膜を順次堆積する。基板表面
からの光露光によって第２及び第１マスク膜をパターニ
ングすると共に、第２マスク膜を第１マスク膜に対しオ
ーバーハング状にする０次に、第１Ｒ電膜を堆積し、第
１及び第２マスク膜除去により第１導電膜をパターニン
グし、さらに露出した低抵抗半導体膜を除去してソース
及びドレイン電極を自己整合的に形成する。
ゲート絶縁膜、高抵抗半導体薄膜、低抵抗半導体薄膜、
第１マスク膜、第２マスク膜を順次堆積する。基板表面
からの光露光によって第２及び第１マスク膜をパターニ
ングすると共に、第２マスク膜を第１マスク膜に対しオ
ーバーハング状にする０次に、第１Ｒ電膜を堆積し、第
１及び第２マスク膜除去により第１導電膜をパターニン
グし、さらに露出した低抵抗半導体膜を除去してソース
及びドレイン電極を自己整合的に形成する。
以上の製造方法により、コンタクト抵抗の低いＴＰＴが
得られる。
得られる。
ＴＰＴは液晶表示装置等に用いられているが、応用を拡
げるためにはさらに高速化する必要がある。その１つの
方法は、ゲート・ソース、ゲート・ドレイン間容量を減
少することである。第２図に従来の製造工程例を示す。
げるためにはさらに高速化する必要がある。その１つの
方法は、ゲート・ソース、ゲート・ドレイン間容量を減
少することである。第２図に従来の製造工程例を示す。
［ＥＥＥ ＥｌｅｃｔｒｏｎＤｅｖｉｃｅ Ｌｅｔｔ
ｅｒｓ 、第ＥＤＬ−５巻２２４頁（１９８４）に開示
されたものである。第２図（ａｌは、ガラス基板１上に
ＮｉＣｒによるゲート電極２を形成後、ゲート絶縁膜（
ＳｉＮｘ） ３ 、 ａ−Ｓ＋膜４．ＳｉＯｘ膜５を順
次堆積した断面である。ポジレジスト８をコートし、基
板ｌの裏側から光を照射し、レジスト８をパターニング
した後、第２開山）の様に５ｉＯｘｌ１９７をエッチす
る。
ｅｒｓ 、第ＥＤＬ−５巻２２４頁（１９８４）に開示
されたものである。第２図（ａｌは、ガラス基板１上に
ＮｉＣｒによるゲート電極２を形成後、ゲート絶縁膜（
ＳｉＮｘ） ３ 、 ａ−Ｓ＋膜４．ＳｉＯｘ膜５を順
次堆積した断面である。ポジレジスト８をコートし、基
板ｌの裏側から光を照射し、レジスト８をパターニング
した後、第２開山）の様に５ｉＯｘｌ１９７をエッチす
る。
次に、１２０℃の低温でｎ″ａ−ｓｉ膜１５．１６及び
ＮｉＣｒ膜２５．２６を堆積し、レジスト８を除去する
ことでＳｉＯｘ膜７上のｎ”ａ−ｓｉ膜、ＮｉＣｒ膜を
リフトオフし、第２図（ｃ）の様にソース電極５、ドレ
イン電極６を形成してＴＰＴが完成する。−この方法例
では、ソース及びドレイン電極５，６が自己整合的に形
成され、電極間容量が低い利点がある。
ＮｉＣｒ膜２５．２６を堆積し、レジスト８を除去する
ことでＳｉＯｘ膜７上のｎ”ａ−ｓｉ膜、ＮｉＣｒ膜を
リフトオフし、第２図（ｃ）の様にソース電極５、ドレ
イン電極６を形成してＴＰＴが完成する。−この方法例
では、ソース及びドレイン電極５，６が自己整合的に形
成され、電極間容量が低い利点がある。
しかしａ−ｓｉｌｌ１４とｎ”ａ−ｓｉｔｌ！ １５
、 １６との界面は大気に触れてしまうため、コンタク
ト抵抗が大きい問題があった。また、ｎ″ａ−ｓｉ膜１
５．１６の堆積温度が極めて低温のため膜自体の抵抗を
充分に低くできず、ソース・ドレイン直列抵抗が大きい
問題もある。
、 １６との界面は大気に触れてしまうため、コンタク
ト抵抗が大きい問題があった。また、ｎ″ａ−ｓｉ膜１
５．１６の堆積温度が極めて低温のため膜自体の抵抗を
充分に低くできず、ソース・ドレイン直列抵抗が大きい
問題もある。
本発明は畝上の問題であるコンタクト抵抗、ソース・ド
レイン直列抵抗が大きい点を改善するＴＰＴの製造方法
を提供するものである。
レイン直列抵抗が大きい点を改善するＴＰＴの製造方法
を提供するものである。
本発明では、ゲート電極形成後、ゲート絶縁膜、高抵抗
半導体薄膜、低抵抗半導体薄膜を少なく共連続して堆積
し、さらに第１マスク膜、第２マスク膜を堆積する。裏
面露光を利用して第１及び第２マスク膜をパターニング
すると共に、第２マスク膜を第１マスク膜に対しオーバ
ーハング状にする。しかる後、第１導電膜を堆積して、
第１及び第２マスク膜を除去し、第１導電膜をリフトオ
フする。露出した低抵抗半導体薄膜を第１導？ｉｔ膜を
マスクとして用いて選択除去し、ソース及びドレイン電
極とする。
半導体薄膜、低抵抗半導体薄膜を少なく共連続して堆積
し、さらに第１マスク膜、第２マスク膜を堆積する。裏
面露光を利用して第１及び第２マスク膜をパターニング
すると共に、第２マスク膜を第１マスク膜に対しオーバ
ーハング状にする。しかる後、第１導電膜を堆積して、
第１及び第２マスク膜を除去し、第１導電膜をリフトオ
フする。露出した低抵抗半導体薄膜を第１導？ｉｔ膜を
マスクとして用いて選択除去し、ソース及びドレイン電
極とする。
第１マスク膜にはＳｉＯｘ膜、第２マスク膜にはレジス
トや５ｉＮｘｌｐ３等が用いられる。
トや５ｉＮｘｌｐ３等が用いられる。
本発明においては、高抵抗半導体薄膜及び低抵抗半導体
Ｎｉ膜が連続して、しかも特に低温にすることなく堆積
できるので、界面の抵抗が低く、かつ低抵抗半導体薄膜
自体の改質低下を招がない。
Ｎｉ膜が連続して、しかも特に低温にすることなく堆積
できるので、界面の抵抗が低く、かつ低抵抗半導体薄膜
自体の改質低下を招がない。
そのため、ソース・ドレイン直列抵抗が低くでき、かつ
セルファラインによる低い電極間容量の効果と相まって
ＴＰＴの高速化が達成できる。
セルファラインによる低い電極間容量の効果と相まって
ＴＰＴの高速化が達成できる。
〔実施例〕
ａ、実施例１ （第１図）
第１図（ａｌは、ガラス、石英等の透明絶縁基板１上に
不透明導電膜からなるゲート電極２を形成した後、ゲー
ト絶縁ＪＰＪ３、高抵抗半導体薄膜４、低抵抗半導体薄
膜１０、第１マスク膜３０、第２マスク膜４０を順次堆
積した断面である。ゲート電極２には、Ｃｒ、 Ｍｏ＋
Ｔａ、 Ｗ＋ Ａ １ 、Ａｕ、 Ｎｉ等の金属やそ
れらのシリサイド膜を単層または多層で用いる。ゲート
絶縁膜３にはＳｉＮｘまたはＳｉＯｘ、高抵抗半導体膜
４にはａ−５ｉｉＨまたはａ−５ｉｉＦ膜、低抵抗半導
体薄膜０にはリンまたはボロンを多鼠に含むａ−ｓｉｌ
＋１欣またはＢ−３ｒ ｉＦ膜が主に用いられ、プラズ
マＣＶＤ、光ＣＶＤ等で大気中に出すことなく連続的に
堆積される。第１マスク膜３０には、ＳｉＯｘ膜やＳｉ
Ｎｘ膜等を、第２マスク膜４０にはポジレジストを用い
る。光を吸収する高抵抗半導体薄膜４、低抵抗半導体薄
膜１０は薄いことが望ましく、例えば前者は２００〜５
００人、後者は５０〜２００人である。
不透明導電膜からなるゲート電極２を形成した後、ゲー
ト絶縁ＪＰＪ３、高抵抗半導体薄膜４、低抵抗半導体薄
膜１０、第１マスク膜３０、第２マスク膜４０を順次堆
積した断面である。ゲート電極２には、Ｃｒ、 Ｍｏ＋
Ｔａ、 Ｗ＋ Ａ １ 、Ａｕ、 Ｎｉ等の金属やそ
れらのシリサイド膜を単層または多層で用いる。ゲート
絶縁膜３にはＳｉＮｘまたはＳｉＯｘ、高抵抗半導体膜
４にはａ−５ｉｉＨまたはａ−５ｉｉＦ膜、低抵抗半導
体薄膜０にはリンまたはボロンを多鼠に含むａ−ｓｉｌ
＋１欣またはＢ−３ｒ ｉＦ膜が主に用いられ、プラズ
マＣＶＤ、光ＣＶＤ等で大気中に出すことなく連続的に
堆積される。第１マスク膜３０には、ＳｉＯｘ膜やＳｉ
Ｎｘ膜等を、第２マスク膜４０にはポジレジストを用い
る。光を吸収する高抵抗半導体薄膜４、低抵抗半導体薄
膜１０は薄いことが望ましく、例えば前者は２００〜５
００人、後者は５０〜２００人である。
第１図ｆａｔの状態で基板ｌの裏側から光を照射して第
２マスク膜４０であるポジレジストをゲート電極２とほ
ぼ同一形状にパターニングし、第２マスク膜４０をマス
クにして第１マスク膜３０を選択オーバーエッチするこ
とにより第２マスク膜４０をオーバーハング状にする。
２マスク膜４０であるポジレジストをゲート電極２とほ
ぼ同一形状にパターニングし、第２マスク膜４０をマス
クにして第１マスク膜３０を選択オーバーエッチするこ
とにより第２マスク膜４０をオーバーハング状にする。
その後、第１図（ｂ）の様に第１導電膜２０を堆積する
。第１導電膜２０にはＭｏ、 Ｃｒ＋ Ｗ＋ Ｔａ＋
Ｔｉ＋ Ｇｏ、 Ｐｄ等の高融点金属またはそれらのシ
リサイドを用い、厚みは第１マスク膜３０以下で例えば
５００〜２０００人である。低抵抗半導体薄膜１０上の
自然酸化膜を除去する上で、第１導電８２０の堆積前に
逆スパツタ等の前処理を入れることが望ましい。
。第１導電膜２０にはＭｏ、 Ｃｒ＋ Ｗ＋ Ｔａ＋
Ｔｉ＋ Ｇｏ、 Ｐｄ等の高融点金属またはそれらのシ
リサイドを用い、厚みは第１マスク膜３０以下で例えば
５００〜２０００人である。低抵抗半導体薄膜１０上の
自然酸化膜を除去する上で、第１導電８２０の堆積前に
逆スパツタ等の前処理を入れることが望ましい。
次に第２マスク膜４０を除去することによりその上の第
１導電１１９２０をリフトオフし、さらに第１マスク膜
３０も除去する。露出した低抵抗半導体薄膜ｌＯを残っ
た゛第１導電膜２０をマスクに選択エッチして第１図（
Ｃ１の断面が得られる。上記のリフトオフは、第１マス
ク膜３０の除去によってもよい、低抵抗半導体膜Ｗ１１
０の選択エッチは、ＣＩ系のプラズマエッチや光エッチ
等を用いることが高抵抗半導体膜４との選択性の上で好
ましい。
１導電１１９２０をリフトオフし、さらに第１マスク膜
３０も除去する。露出した低抵抗半導体薄膜ｌＯを残っ
た゛第１導電膜２０をマスクに選択エッチして第１図（
Ｃ１の断面が得られる。上記のリフトオフは、第１マス
ク膜３０の除去によってもよい、低抵抗半導体膜Ｗ１１
０の選択エッチは、ＣＩ系のプラズマエッチや光エッチ
等を用いることが高抵抗半導体膜４との選択性の上で好
ましい。
第１図＋ｄｌでは、第１導電膜２０、低抵抗半導体膜１
０．高抵抗半導体薄膜４を同一形状の島状領域に残した
状態を示す。この工程によって第１導電膜２０ （２５
，２６）と低抵抗半導体薄膜１０（１５，１６）からな
るソース電極５とドレイン電極６が互いに分離され形成
される。
０．高抵抗半導体薄膜４を同一形状の島状領域に残した
状態を示す。この工程によって第１導電膜２０ （２５
，２６）と低抵抗半導体薄膜１０（１５，１６）からな
るソース電極５とドレイン電極６が互いに分離され形成
される。
その後必要に応じフィールド絶縁膜７を堆積し、各電極
のコンタクトを開孔し、＾１等金属を堆積、選択エッチ
してソース・ドレイン配線３５．３６等を行い第１図（
ｃ）の様に完成する。
のコンタクトを開孔し、＾１等金属を堆積、選択エッチ
してソース・ドレイン配線３５．３６等を行い第１図（
ｃ）の様に完成する。
ｂ、実施例２（第３図）
第３図には第２マスク膜４０にＳｉＮｘ、第１マスク膜
３０にＳｉＯｘを用いる例を示した。先ず第３図（ａｌ
の様に、低抵抗半導体薄膜１０上に５ＩＯｘの第１マス
クＩｌｌ ３０ 、ＳｊＮ＋ｒの第２マスク膜４０を堆
積し、その上にポジレジスト８を裏面露光によりバター
ニングする。次に、レジスト８をマスクに第２マスク膜
４０、第１マスク膜３０を選択エッチする。
３０にＳｉＯｘを用いる例を示した。先ず第３図（ａｌ
の様に、低抵抗半導体薄膜１０上に５ＩＯｘの第１マス
クＩｌｌ ３０ 、ＳｊＮ＋ｒの第２マスク膜４０を堆
積し、その上にポジレジスト８を裏面露光によりバター
ニングする。次に、レジスト８をマスクに第２マスク膜
４０、第１マスク膜３０を選択エッチする。
一般に、ＨＦ系エッチ液に対しＳｉＯｘの方がＳｉＮｘ
よりエッチ速度が大きいので、第３図（ｂｌの様に第２
マスク膜４０をオーバーハング状にすることができる。
よりエッチ速度が大きいので、第３図（ｂｌの様に第２
マスク膜４０をオーバーハング状にすることができる。
または、第２マスク膜４０をドライエッチ、第１マスク
膜３０をウェットエッチしても同様な形状が得られる。
膜３０をウェットエッチしても同様な形状が得られる。
次に、第３図（Ｃ）の様に第１導電膜２０を堆積する。
その後、第１マスク膜３０を除去してその上の第導電膜
２０を除去し、露出した低抵抗半導体膜１０を選択エッ
チして第３図（ｄ＋の断面形状ができる。以下は、実施
例１と同様な工程によりＴＰＴが完成する。
２０を除去し、露出した低抵抗半導体膜１０を選択エッ
チして第３図（ｄ＋の断面形状ができる。以下は、実施
例１と同様な工程によりＴＰＴが完成する。
本実施例は、第２マスク膜と第１マスク膜のエッチ速度
の違いを利用してオーバーハングを作っているが、Ｓｉ
Ｎｘ、 ＳｉＯｘに限らず透明膜であれば本工程に適用
できる。
の違いを利用してオーバーハングを作っているが、Ｓｉ
Ｎｘ、 ＳｉＯｘに限らず透明膜であれば本工程に適用
できる。
以上の様に、本発明によれば、低抵抗半導体薄膜自体の
抵抗を低くでき、高抵抗半導体薄膜との間のコンタクト
抵抗も下げられるので、ソース・ドレインを直列抵抗が
低いＴＰＴが実現される。
抵抗を低くでき、高抵抗半導体薄膜との間のコンタクト
抵抗も下げられるので、ソース・ドレインを直列抵抗が
低いＴＰＴが実現される。
また、ゲート電極に対しソース・ドレイン電極を自己整
合的に形成できて、電極間容量を低い、結果として、高
速動作可能なＴＰＴが得られる。
合的に形成できて、電極間容量を低い、結果として、高
速動作可能なＴＰＴが得られる。
本発明を主にａ−３Ｌ膜を用いて説明してきたが、ｐ−
３ｉ膜、他の半導体′ｇＪ膜にも適用され、同様な効果
が得られる。
３ｉ膜、他の半導体′ｇＪ膜にも適用され、同様な効果
が得られる。
第１［ｆｆ１ｆａ１〜（ｅｌは本発明によるＴＰＴの製
造工程順の断面図、第２図ｆａｌ〜ｔｏ）は従来のＴＰ
Ｔの製造工程順の断面図、第３図［ａｌ〜ｆｄｌは本発
明の他の実施例による製造工程順の断面図である。 １−・基（反 ２−・・ゲート電極 ３−・ゲート絶縁膜 ４・・高抵抗半導体薄膜 ５−ソース電極 ６−・ドレイン電極 ７−・・フィールド絶縁膜 ８・−レジスト １０、 １５． １６−低抵抗半導体薄膜２０．２５．
２６−・・第１Ｉ電膜 ３０−・第１マスク膜 ４０−・−第２マスク膜 以上 出願人 セイコー電子工業株式会社 第１１！Ｉ ど ＴＦＴ１７）椋ミ東塾０壺ニオ呈シ１勇喧屓扛ロ第２図 と 丁ＦＴの製造工糧１組打面図
造工程順の断面図、第２図ｆａｌ〜ｔｏ）は従来のＴＰ
Ｔの製造工程順の断面図、第３図［ａｌ〜ｆｄｌは本発
明の他の実施例による製造工程順の断面図である。 １−・基（反 ２−・・ゲート電極 ３−・ゲート絶縁膜 ４・・高抵抗半導体薄膜 ５−ソース電極 ６−・ドレイン電極 ７−・・フィールド絶縁膜 ８・−レジスト １０、 １５． １６−低抵抗半導体薄膜２０．２５．
２６−・・第１Ｉ電膜 ３０−・第１マスク膜 ４０−・−第２マスク膜 以上 出願人 セイコー電子工業株式会社 第１１！Ｉ ど ＴＦＴ１７）椋ミ東塾０壺ニオ呈シ１勇喧屓扛ロ第２図 と 丁ＦＴの製造工糧１組打面図
Claims (4)
- （１）（ａ）透明絶縁基板上に不透明導電膜から成るゲ
ート電極を形成する第１工程 （ｂ）ゲート絶縁膜、高抵抗半導体薄膜、低抵抗半導体
薄膜、第１マスク膜、第２マスク膜を順次堆積する第２
工程 （ｃ）前記基板の裏側から光を照射した選択露光を利用
して、前記ゲート電極上に該電極とほぼ同形状に前記第
２マスク膜、第１マスク膜を残し、かつ第２マスク膜が
第１マスク膜に対しオーバーハング状となす第３工程 （ｄ）第２マスク膜及び露出する低抵抗半導体薄膜上に
第１導電膜を堆積する第４工程 （ｅ）第２マスク膜及び第１マスク膜を除去することに
より前記第２マスク膜上の第１導電膜を除去する第５工
程 （ｆ）第５工程で露出した低抵抗半導体薄膜を残った第
１導電膜をマスクにして除去する第６工程（ｇ）少なく
共第１導電膜、低抵抗半導体薄膜の不要部を除去し、第
１導電膜によるソース電極及びドレイン電極を形成する
第７工程とから成る薄膜トランジスタの製造方法。 - （２）前記第１マスク膜が酸化珪素膜（ＳｉＯｘ）であ
ることを特徴とする特許請求の範囲第１項記載の薄膜ト
ランジスタの製造方法。 - （３）前記第２マスク膜がポジ型レジストであり、前記
第３工程での基板裏面からの選択露光により選択的に残
されることを特徴とする特許請求の範囲第１項または第
２項記載の薄膜トランジスタの製造方法。 - （４）前記第２マスク膜が窒化珪素（ＳｉＮｘ）を含む
絶縁膜であることを特徴とする特許請求の範囲第２項記
載の薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60147700A JPS628569A (ja) | 1985-07-05 | 1985-07-05 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60147700A JPS628569A (ja) | 1985-07-05 | 1985-07-05 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS628569A true JPS628569A (ja) | 1987-01-16 |
Family
ID=15436274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60147700A Pending JPS628569A (ja) | 1985-07-05 | 1985-07-05 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS628569A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0283981A (ja) * | 1988-09-21 | 1990-03-26 | Fuji Xerox Co Ltd | 薄膜トランジスタ |
| US5055899A (en) * | 1987-09-09 | 1991-10-08 | Casio Computer Co., Ltd. | Thin film transistor |
| US5166085A (en) * | 1987-09-09 | 1992-11-24 | Casio Computer Co., Ltd. | Method of manufacturing a thin film transistor |
| US5229644A (en) * | 1987-09-09 | 1993-07-20 | Casio Computer Co., Ltd. | Thin film transistor having a transparent electrode and substrate |
| US5327001A (en) * | 1987-09-09 | 1994-07-05 | Casio Computer Co., Ltd. | Thin film transistor array having single light shield layer over transistors and gate and drain lines |
| JP2007234676A (ja) * | 2006-02-27 | 2007-09-13 | Osaka Univ | 電界効果トランジスタの製造方法及び電界効果トランジスタ |
-
1985
- 1985-07-05 JP JP60147700A patent/JPS628569A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5055899A (en) * | 1987-09-09 | 1991-10-08 | Casio Computer Co., Ltd. | Thin film transistor |
| US5166085A (en) * | 1987-09-09 | 1992-11-24 | Casio Computer Co., Ltd. | Method of manufacturing a thin film transistor |
| US5229644A (en) * | 1987-09-09 | 1993-07-20 | Casio Computer Co., Ltd. | Thin film transistor having a transparent electrode and substrate |
| US5327001A (en) * | 1987-09-09 | 1994-07-05 | Casio Computer Co., Ltd. | Thin film transistor array having single light shield layer over transistors and gate and drain lines |
| JPH0283981A (ja) * | 1988-09-21 | 1990-03-26 | Fuji Xerox Co Ltd | 薄膜トランジスタ |
| JP2007234676A (ja) * | 2006-02-27 | 2007-09-13 | Osaka Univ | 電界効果トランジスタの製造方法及び電界効果トランジスタ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2776083B2 (ja) | 液晶表示装置およびその製造方法 | |
| KR970072480A (ko) | 박막 트랜지스터의 제조방법 및 그 방법에 의해 제조되는 박막 트랜지스터의 구조 | |
| JPH0680685B2 (ja) | 薄膜トランジスタとその製造方法 | |
| JPS628569A (ja) | 薄膜トランジスタの製造方法 | |
| JPH0824185B2 (ja) | 薄膜トランジスタ装置とその製造方法 | |
| JPH059941B2 (ja) | ||
| JPS628570A (ja) | 薄膜トランジスタの製造方法 | |
| JPH0587029B2 (ja) | ||
| WO2016201610A1 (zh) | 金属氧化物薄膜晶体管及制备方法、显示面板和显示器 | |
| JPH0384963A (ja) | 薄膜トランジスタ | |
| JPH06101478B2 (ja) | 薄膜トランジスタとその製造方法 | |
| JPH11274505A (ja) | 薄膜トランジスタ構造およびその製造方法 | |
| JPH10173195A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP2877363B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPS6347981A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JP2757538B2 (ja) | 薄膜トランジスタの製造方法 | |
| KR0156180B1 (ko) | 액정표시 소자의 제조방법 | |
| JPH01236655A (ja) | 薄膜電界効果トランジスタとその製造方法 | |
| JP2002314088A (ja) | 薄膜トランジスタアレイ基板の製造方法及び当該方法により製造された薄膜トランジスタアレイ基板を用いた液晶表示装置 | |
| JPH0680684B2 (ja) | 薄膜トランジスタの製造方法 | |
| KR100301851B1 (ko) | 박막트랜지스터제조방법 | |
| JPH0638185B2 (ja) | 薄膜トランジスタマトリクスの形成方法 | |
| JPH04348041A (ja) | 薄膜トランジスタの製造方法 | |
| JPH0464181B2 (ja) | ||
| JPH02203568A (ja) | 薄膜トランジスタ |