JPH0464991A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH0464991A JPH0464991A JP2177880A JP17788090A JPH0464991A JP H0464991 A JPH0464991 A JP H0464991A JP 2177880 A JP2177880 A JP 2177880A JP 17788090 A JP17788090 A JP 17788090A JP H0464991 A JPH0464991 A JP H0464991A
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- sense
- cell
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、半導体メモリ装置に関し、特に、ＭＯＳ型の
スタティック型ランダムアクセスメモリ（ＳＲＡＭ）の
高速アクセス化に用いて好適な半導体メモリ装置に関す
る。
スタティック型ランダムアクセスメモリ（ＳＲＡＭ）の
高速アクセス化に用いて好適な半導体メモリ装置に関す
る。
（従来の技術）
第２図は、従来の半導体メモリ装置を示し、特にデータ
読み出し部分を詳細に示す。同図において、ＣＧはセル
群である。セル群ＣＧ中のセルＣ（Ｃ１ｌ、 Ｃ２１，
・・・、Ｃ１２，Ｃ２２，・・・）はローアドレスＡ１
によって選択されるワード線ＷＬ （ＷＬＩ、ＷＬ２．
・・・）に接続されている。
読み出し部分を詳細に示す。同図において、ＣＧはセル
群である。セル群ＣＧ中のセルＣ（Ｃ１ｌ、 Ｃ２１，
・・・、Ｃ１２，Ｃ２２，・・・）はローアドレスＡ１
によって選択されるワード線ＷＬ （ＷＬＩ、ＷＬ２．
・・・）に接続されている。
それらのセルＣの出力は、ビット線ＢＬ、 ＢＬ（Ｂ
ＬＩ、ＢＬＩ ；ＢＬ２．ＢＬ２ ；・・・）に導出さ
れる。ビット線ＢＬ、ＢＬのデータは、カラムスイッチ
Ｃ８Ｗ （Ｃ８ＷＩ、Ｃ３Ｗ２．・・・）を介してＩ１
０線ＩＯＬ （ＩＯＬＩ、ｌ０Ｌ２）に伝えられる。カ
ラムスイッチＣ８Ｗのゲートは、カラムアドレスＡ２に
よって選択されるアドレスラインＡＬ （ＡＬＬ、ＡＬ
２． ・・・）に接続される。
ＬＩ、ＢＬＩ ；ＢＬ２．ＢＬ２ ；・・・）に導出さ
れる。ビット線ＢＬ、ＢＬのデータは、カラムスイッチ
Ｃ８Ｗ （Ｃ８ＷＩ、Ｃ３Ｗ２．・・・）を介してＩ１
０線ＩＯＬ （ＩＯＬＩ、ｌ０Ｌ２）に伝えられる。カ
ラムスイッチＣ８Ｗのゲートは、カラムアドレスＡ２に
よって選択されるアドレスラインＡＬ （ＡＬＬ、ＡＬ
２． ・・・）に接続される。
Ｉ１０線ＩＯＬはセンスアンプリファイアＳＡに接続さ
れている。センスアンプリファイアＳＡからはセンス出
力ｄ、ｄが導出される。これらのセンス出力ｄ、ｄは、
出力バッファ回路ＯＢに与えられる。出力バッファ回路
ＯＢからの出力ゲート線ＧＯ１Ｇ１はそれぞれ出力バッ
ファトランジスタＱ１７．０１８のゲートに接続されて
いる。出力バッファトランジスタＱ１７、Ｑ１８の接続
点から出力信号Ｄｏｕｔが得られる。
れている。センスアンプリファイアＳＡからはセンス出
力ｄ、ｄが導出される。これらのセンス出力ｄ、ｄは、
出力バッファ回路ＯＢに与えられる。出力バッファ回路
ＯＢからの出力ゲート線ＧＯ１Ｇ１はそれぞれ出力バッ
ファトランジスタＱ１７．０１８のゲートに接続されて
いる。出力バッファトランジスタＱ１７、Ｑ１８の接続
点から出力信号Ｄｏｕｔが得られる。
かかる構成において、データの読み出しを行なう場合に
ついて説明する。先ず、ローアドレスＡ１によってワー
ド線ＷＬＩが選択されたとする。
ついて説明する。先ず、ローアドレスＡ１によってワー
ド線ＷＬＩが選択されたとする。
その結果、セルＣ１ｌ、Ｃ２１，・・・からビット線Ｂ
ＬＩ、ＢＬＩ、・・・にデータが出力される。一方、カ
ラムアドレスＡ２によって、例えばアドレスラインＡＬ
Ｉ （カラムスイッチＣ３ＷＩ）が選択されたとする。
ＬＩ、ＢＬＩ、・・・にデータが出力される。一方、カ
ラムアドレスＡ２によって、例えばアドレスラインＡＬ
Ｉ （カラムスイッチＣ３ＷＩ）が選択されたとする。
これにより、セルＣ１ｌのデータがＩ１０線１０Ｌに伝
えられる。Ｉ１０線ＩＯＬのデータはセンスアンプリフ
ァイアＳＡで増幅され、センス出力ｄ、ｄとして出力バ
ッファ回路ＯＢに与えられる。出力バッファ回路ＯＢの
出力は、出力ゲート線ＧＯ，Ｇｌを介して出力バッファ
トランジスタＱ１７．０１８のゲートに与えられる。
えられる。Ｉ１０線ＩＯＬのデータはセンスアンプリフ
ァイアＳＡで増幅され、センス出力ｄ、ｄとして出力バ
ッファ回路ＯＢに与えられる。出力バッファ回路ＯＢの
出力は、出力ゲート線ＧＯ，Ｇｌを介して出力バッファ
トランジスタＱ１７．０１８のゲートに与えられる。
これにより、セルＣ１，１のデータが出力信号Ｄｏｕ１
として得られる。
として得られる。
次に、ローアドレスＡ］が変化して、例えばそれまでと
異なるワード線ＷＬ２が選択されるとする。これにより
、新しく選ばれたセルＣ１２゜Ｃ２２，・・・のデータ
がビット線ＢＬＩ、ｎＴ丁；ＢＬ２．ＢＬ２；・・・）
に伝わる。さらに、カラムアドレスＡ２の炭化によって
例えば別のアドレスラインＡＬ２ （カラムスイッチＣ
３Ｗ２）が選択されるとする。これにより、ビット線Ｂ
Ｌ２ＢＬ２が選択される。その結果、セルＣ２２のデー
タがＩ１０線１０Ｌに導出される。以下は、上記と同様
にして、トランジスタＱ１７．Ｑ１８の接続点からセル
Ｃ２２のデータが出力信号り。ｕｌとして得られる。
異なるワード線ＷＬ２が選択されるとする。これにより
、新しく選ばれたセルＣ１２゜Ｃ２２，・・・のデータ
がビット線ＢＬＩ、ｎＴ丁；ＢＬ２．ＢＬ２；・・・）
に伝わる。さらに、カラムアドレスＡ２の炭化によって
例えば別のアドレスラインＡＬ２ （カラムスイッチＣ
３Ｗ２）が選択されるとする。これにより、ビット線Ｂ
Ｌ２ＢＬ２が選択される。その結果、セルＣ２２のデー
タがＩ１０線１０Ｌに導出される。以下は、上記と同様
にして、トランジスタＱ１７．Ｑ１８の接続点からセル
Ｃ２２のデータが出力信号り。ｕｌとして得られる。
（発明が解決しようとする課題）
従来の半導体メモリ装置では、以上のように、各セルか
らの読み出し経路がそれぞれ同じように形成され、それ
らの同一の経路を介してデータの読み出しが行われる。
らの読み出し経路がそれぞれ同じように形成され、それ
らの同一の経路を介してデータの読み出しが行われる。
そのため、各セルからの読み出し時間（アクセス時間）
はほぼ一定になる。
はほぼ一定になる。
これにより、例えば、ある特定のアドレスに基づくアク
セス時間を、他の通常のアドレスに基づくアクセス時間
よりも短くすることは非常に困難である。
セス時間を、他の通常のアドレスに基づくアクセス時間
よりも短くすることは非常に困難である。
本発明は、上記に鑑みてなされたもので、その目的は、
ある特別アドレスに基づくアクセスを、他の通常のアド
レスに基づくアクセスよりも高速に行い得る半導体メモ
リ装置を得ることにある。
ある特別アドレスに基づくアクセスを、他の通常のアド
レスに基づくアクセスよりも高速に行い得る半導体メモ
リ装置を得ることにある。
（課題を解決するための手段）
本発明の半導体メモリ装置は、複数の第１セルを有し、
アドレス信号によって前記第１セルのうちのあるものが
選択される第１のセル群と、複数の第２セルを有し、前
記アドレス信号によって前記第２セルのうちのあるもの
が選択される第２のセル群と、前記選択された第１セル
中のデータを第１センス出力として出力する第１のセン
スアンプリファイアと、前記選択された第２セル中のデ
ータを第２センス出力として出力する第２のセンスアン
プリファイアと、前記第１及び第２センス出力が加えら
れ、それらのいずれかに応じた信号を選択出力として出
力する選択回路と、前記選択出力が加えられ、それに応
じたデータ出力を出力する出力回路とを備え、前記選択
回路は、特定アドレス信号に基づいて前記第１及び第２
センス出力のうちのいずれに応じた信号を選択出力とし
て出力するかを決めるスイッチング手段を有するものと
して構成される。
アドレス信号によって前記第１セルのうちのあるものが
選択される第１のセル群と、複数の第２セルを有し、前
記アドレス信号によって前記第２セルのうちのあるもの
が選択される第２のセル群と、前記選択された第１セル
中のデータを第１センス出力として出力する第１のセン
スアンプリファイアと、前記選択された第２セル中のデ
ータを第２センス出力として出力する第２のセンスアン
プリファイアと、前記第１及び第２センス出力が加えら
れ、それらのいずれかに応じた信号を選択出力として出
力する選択回路と、前記選択出力が加えられ、それに応
じたデータ出力を出力する出力回路とを備え、前記選択
回路は、特定アドレス信号に基づいて前記第１及び第２
センス出力のうちのいずれに応じた信号を選択出力とし
て出力するかを決めるスイッチング手段を有するものと
して構成される。
（作 用）
アドレス信号によって第１及び第２のセル群中の第１及
び第２セルがそれぞれ選択される。それらのセル中のデ
ータが第１及び第２センスアンブリフアイアを介して第
１及び第２センス山力として出力される。それらのセン
ス出力は選択回路に加えられる。選択回路は、特定アド
レス信号に基づいて、第１及び第２センス出力の一方に
応じた信号を選択出力として出力回路に加える。出力回
路は、加えられた選択出力に応じた信号をデータ出力と
して出力する。この状態で、特定アドレス信号が変化す
ると、選択回路は、それまでと逆のセンス出力に応じた
信号を選択出力として出力する。これにより、出力回路
からはそれまでと異なるセル群中のセルのデータが出力
される。後者のアクセスは、セル中のデータか既にセン
スアンプリファイアからセンス出力として出力されてい
ることから、全く新たな別のセルからのデータアクセス
に比して高速で行われる。
び第２セルがそれぞれ選択される。それらのセル中のデ
ータが第１及び第２センスアンブリフアイアを介して第
１及び第２センス山力として出力される。それらのセン
ス出力は選択回路に加えられる。選択回路は、特定アド
レス信号に基づいて、第１及び第２センス出力の一方に
応じた信号を選択出力として出力回路に加える。出力回
路は、加えられた選択出力に応じた信号をデータ出力と
して出力する。この状態で、特定アドレス信号が変化す
ると、選択回路は、それまでと逆のセンス出力に応じた
信号を選択出力として出力する。これにより、出力回路
からはそれまでと異なるセル群中のセルのデータが出力
される。後者のアクセスは、セル中のデータか既にセン
スアンプリファイアからセンス出力として出力されてい
ることから、全く新たな別のセルからのデータアクセス
に比して高速で行われる。
（実施例）
以下、図面を参照しながら本発明の詳細な説明する。
第１図は、本発明の一実施例を示し、特にブタ読み出し
に関連する部分を詳細に示す。第１図において、第２図
と同等の要素には、第２図と同一の符号を付している。
に関連する部分を詳細に示す。第１図において、第２図
と同等の要素には、第２図と同一の符号を付している。
第１図に示すように、第１のセル群ＣＧの他に、第２の
セル群ＣｘＧが設けられている。
セル群ＣｘＧが設けられている。
第１のセル群ＣＧ中のセルＣは、ワード線ＷＬＩに接続
されたセルＣ１ｌ、Ｃ２１，・・・、ワード線ＷＬ２に
接続されたセルＣ２１，Ｃ２２゜・・・から成る。各セ
ルの、ピッｊ・線ＢＬ、 ＢＬ（ＢＬｌ、、ＢＬＩ
、ＢＬ２．ＢＬ２ ；・・・）、カラムスイッチＣ３Ｗ
（ＣＳＷＩ Ｃ３Ｗ２．・・・）、アドレスラインＡ
Ｌ （ＡＬｌ、、ＡＬ２． ・・・）、第１のＩ１０
線ＩＯＬ （ＩＯＬＩ、ｌ０Ｌ２）及び第１のセンスア
ンプリファイアＳＡＩへの接続は第２図の場合と同様で
ある。
されたセルＣ１ｌ、Ｃ２１，・・・、ワード線ＷＬ２に
接続されたセルＣ２１，Ｃ２２゜・・・から成る。各セ
ルの、ピッｊ・線ＢＬ、 ＢＬ（ＢＬｌ、、ＢＬＩ
、ＢＬ２．ＢＬ２ ；・・・）、カラムスイッチＣ３Ｗ
（ＣＳＷＩ Ｃ３Ｗ２．・・・）、アドレスラインＡ
Ｌ （ＡＬｌ、、ＡＬ２． ・・・）、第１のＩ１０
線ＩＯＬ （ＩＯＬＩ、ｌ０Ｌ２）及び第１のセンスア
ンプリファイアＳＡＩへの接続は第２図の場合と同様で
ある。
第２のセル群ＣｘＧ中のセルＣｘは、ワード線ＷＬＩに
接続されたセルＣｘ１ｌ、Ｃｘ２１−。
接続されたセルＣｘ１ｌ、Ｃｘ２１−。
ワード線ＷＬ２に接続されたセルＣｘ２１゜Ｃｘ２２．
・・・を有する。各セルＣｘの、ビット線ＢＬｘ、ＢＬ
ｘ （ＢＬｘｌ、ＢＬｘｌ ；ＢＬｘ２゜ＢＬｘ２．−
） 、カラムスイッチＣＳ Ｗ ｘ（Ｃ８Ｗｘ １．Ｃ
３Ｗｘ２）、・・・、アドレスラインＡＬ （ＡＬＩ、
ＡＬ２．・・・）、第２のＩ１０線１０Ｌｘ （ＩＯＬ
ｘｌ、ｌ０Ｌｘ２）及び第２のセンスアンプリファイア
ＳＡ２への接続は、セル群ＣＧの場合と同様である。
・・・を有する。各セルＣｘの、ビット線ＢＬｘ、ＢＬ
ｘ （ＢＬｘｌ、ＢＬｘｌ ；ＢＬｘ２゜ＢＬｘ２．−
） 、カラムスイッチＣＳ Ｗ ｘ（Ｃ８Ｗｘ １．Ｃ
３Ｗｘ２）、・・・、アドレスラインＡＬ （ＡＬＩ、
ＡＬ２．・・・）、第２のＩ１０線１０Ｌｘ （ＩＯＬ
ｘｌ、ｌ０Ｌｘ２）及び第２のセンスアンプリファイア
ＳＡ２への接続は、セル群ＣＧの場合と同様である。
第１のセンスアンプリファイアＳＡＩからはセンス出力
ｄＡＳｄＡが導出される。センス出力ｄＡは、出力ハッ
ファ回路ＯＢのＰチャンネルトランシタＱ２、Ｎチャン
ネルトランジスタＱ４の各ゲートに入力される。センス
出力ｄＡはＰチャンネルトランジスタＱ３、Ｎチャンネ
ルトランンスタＱ５の各ケートに入力される。トランジ
スタＱ２、Ｑ４の接続点の出力ゲート線Ｇ１は出力バッ
ファトランジスタＱ１８のゲートに接続される。
ｄＡＳｄＡが導出される。センス出力ｄＡは、出力ハッ
ファ回路ＯＢのＰチャンネルトランシタＱ２、Ｎチャン
ネルトランジスタＱ４の各ゲートに入力される。センス
出力ｄＡはＰチャンネルトランジスタＱ３、Ｎチャンネ
ルトランンスタＱ５の各ケートに入力される。トランジ
スタＱ２、Ｑ４の接続点の出力ゲート線Ｇ１は出力バッ
ファトランジスタＱ１８のゲートに接続される。
トランジスタＱ３、Ｑ５の接続点の出力ゲーＩ・線ＧＯ
は出力バッファトランジスタＱ １．７のゲートに接続
される。
は出力バッファトランジスタＱ １．７のゲートに接続
される。
そして、第２のセンスアンプリファイアＳＡ２からはセ
ンス出力ｄＢ、ｄＢが導出される。センス出力ｄＢはＰ
チャンネルトランジスタＱ８、Ｎチャンネルトランジス
タＱＩＯの各ゲートに入力される。センス出力ｄＢはＰ
チャンネルトランジスタＱ９、Ｎチャンネルトランジス
タＱｌｌの各ゲートに入力される。トランジスタＱ８、
ＱＩＯの接続点の出力ゲート線Ｇ１は出力バッファトラ
ンジスタＱ１８のゲートに接続される。トランジスタＱ
９、Ｑｌｌの接続点の出力ゲート線ＧＯは出力バッファ
トランジスタＱ１７のゲートに接続される。
ンス出力ｄＢ、ｄＢが導出される。センス出力ｄＢはＰ
チャンネルトランジスタＱ８、Ｎチャンネルトランジス
タＱＩＯの各ゲートに入力される。センス出力ｄＢはＰ
チャンネルトランジスタＱ９、Ｎチャンネルトランジス
タＱｌｌの各ゲートに入力される。トランジスタＱ８、
ＱＩＯの接続点の出力ゲート線Ｇ１は出力バッファトラ
ンジスタＱ１８のゲートに接続される。トランジスタＱ
９、Ｑｌｌの接続点の出力ゲート線ＧＯは出力バッファ
トランジスタＱ１７のゲートに接続される。
出力ゲート線ＧｏにはＮチャンネル！・ラン／スタＱ］
５とＱ１６の直列回路か接続されている。
５とＱ１６の直列回路か接続されている。
出力ゲート線Ｇ１にはＮチャンネルトランジスタＱ１３
とＱ１４の直列回路が接続されている。そして、トラン
ジスタＱ１３、Ｑ１５のゲートには出力切換回路Ｏ８Ｗ
からの出力選択信号ＯＤＡが加えられる。トランジスタ
Ｑ１４．Ｑ１６のゲートには出力切換回路Ｏ８Ｗからの
出力選択信号ＯＤＢが加えられる。
とＱ１４の直列回路が接続されている。そして、トラン
ジスタＱ１３、Ｑ１５のゲートには出力切換回路Ｏ８Ｗ
からの出力選択信号ＯＤＡが加えられる。トランジスタ
Ｑ１４．Ｑ１６のゲートには出力切換回路Ｏ８Ｗからの
出力選択信号ＯＤＢが加えられる。
トランジスタＱ２．Ｑ４とトランジスタＱ３゜Ｑ５との
並列回路に直列に接続されたＰチャンネルトランジスタ
Ｑ１及びＮチャンネルトランジスタロ６の各ゲートには
直接及びインバータ３を介してそれぞれ出力選択信号Ｏ
ＤＡが加えられる。
並列回路に直列に接続されたＰチャンネルトランジスタ
Ｑ１及びＮチャンネルトランジスタロ６の各ゲートには
直接及びインバータ３を介してそれぞれ出力選択信号Ｏ
ＤＡが加えられる。
トランジスタＱ８．ＱＩＯとトランジスタＱ９゜Ｑｌｌ
との並列回路に直列に接続されたＰチャンネルトランジ
スタＱ７及びＮチャンネルトランジスタＱ１２の各ゲー
トには直接及びインバータ４を介して出力選択信号ＯＤ
Ｂがそれぞれ加えられる。
との並列回路に直列に接続されたＰチャンネルトランジ
スタＱ７及びＮチャンネルトランジスタＱ１２の各ゲー
トには直接及びインバータ４を介して出力選択信号ＯＤ
Ｂがそれぞれ加えられる。
次に、上記選択信号ＯＤＡ、ＯＤＢを出力する出力切換
回路Ｏ８Ｗについて説明する。この出力は、“Ｏ″、
”１”として、あるいは１′“０”として出力される
。前者の場合には第１のセル群ＣＧ中のセルＣのデータ
がり。ｕｌとして出力され、後者の場合には第２のセル
群ＣｘＧ中のセルＣｘのデータがＤ として出力され
る。もｕｔ し、選択信号ＯＤＡ、ＯＤＢが′Ｏ”、“Ｏ”として出
力されると、第１及び第２のセル群ＣＧ。
回路Ｏ８Ｗについて説明する。この出力は、“Ｏ″、
”１”として、あるいは１′“０”として出力される
。前者の場合には第１のセル群ＣＧ中のセルＣのデータ
がり。ｕｌとして出力され、後者の場合には第２のセル
群ＣｘＧ中のセルＣｘのデータがＤ として出力され
る。もｕｔ し、選択信号ＯＤＡ、ＯＤＢが′Ｏ”、“Ｏ”として出
力されると、第１及び第２のセル群ＣＧ。
ＣｘＧからのデータが重なり合って出力されることにな
る。これを避けるため、出力切換回路Ｏ５Ｗでは、後に
詳しく述べるように、３つのナンド回路５，６．７を用
いている。そして、この回路Ｏ８Ｗからの選択信号ＯＤ
Ａ、ＯＤＢの切換は、アドレス信号Ａ１２．Ａｌ１のレ
ベル変化によって行われる。これらのアドレス信号Ａ１
２、Ａ１２は、外部から加えられる特定のアドレスであ
り、図示しないアドレスバッファ回路から出力される。
る。これを避けるため、出力切換回路Ｏ５Ｗでは、後に
詳しく述べるように、３つのナンド回路５，６．７を用
いている。そして、この回路Ｏ８Ｗからの選択信号ＯＤ
Ａ、ＯＤＢの切換は、アドレス信号Ａ１２．Ａｌ１のレ
ベル変化によって行われる。これらのアドレス信号Ａ１
２、Ａ１２は、外部から加えられる特定のアドレスであ
り、図示しないアドレスバッファ回路から出力される。
アドレス信号Ａ１２は、出力イネーブル信号ＯＥと共に
ノア回路１に入力される。ノア回路１の出力はインバー
タ回路８およびナンド回路５に与えられる。一方、アド
レス信号ＡＩ２は出カイネーブル信号１と共にノア回路
２に入力される。ノア回路２の出力はインバータ回路１
０およびナンド回路５に与えられる。インバータ回路８
の出力はインバータ回路９で反転され、ナンド回路５の
出力並びにライトイネーブル信号ＷＥと共に、ナンド回
路６に入力される。一方、インバータ回路１０の出力は
インバータ回路１１で反転され、ナンド回路５の出力並
びにライトイネーブル信号ＷＥと共に、ナンド回路７に
入力される。
ノア回路１に入力される。ノア回路１の出力はインバー
タ回路８およびナンド回路５に与えられる。一方、アド
レス信号ＡＩ２は出カイネーブル信号１と共にノア回路
２に入力される。ノア回路２の出力はインバータ回路１
０およびナンド回路５に与えられる。インバータ回路８
の出力はインバータ回路９で反転され、ナンド回路５の
出力並びにライトイネーブル信号ＷＥと共に、ナンド回
路６に入力される。一方、インバータ回路１０の出力は
インバータ回路１１で反転され、ナンド回路５の出力並
びにライトイネーブル信号ＷＥと共に、ナンド回路７に
入力される。
ナンド回路６の出力はチップイネーブル信号ＣＥと共に
ノア回路１２に入力される。ノア回路１２の出力はイン
バータ回路１４を通じて出力選択信号ＯＤＡとして導出
される。一方、ナンド回路７の出力はチップイネーブル
信号ＣＥと共にノア回路１３に入力され、インバータ回
路１５を通じて出力選択信号ＯＤＢとして導出される。
ノア回路１２に入力される。ノア回路１２の出力はイン
バータ回路１４を通じて出力選択信号ＯＤＡとして導出
される。一方、ナンド回路７の出力はチップイネーブル
信号ＣＥと共にノア回路１３に入力され、インバータ回
路１５を通じて出力選択信号ＯＤＢとして導出される。
次に上記装置のデータ読み出し動作について説明する。
簡単には、アドレスＡＩ、Ａ２によって、第１のセル群
ＣＧ側の１つのセルＣと、第２のセル群ＣｘＧ側の１つ
のセルＣｘを選択する。それらのセルＣ，Ｃｘ中のデー
タを第１及び第２のセンスアンプリファイアＳＡＩ、’
ＳＡ２で増幅し、センス出力ｄＡ、ｄＡ 、ｄＢ、ｄＢ
として出力しておく。そして、それらのセンス出力のう
ちのいずれを出力バッファトランジスタＱ１７．Ｑ１８
へ加えるかは、出力切換回路Ｏ８Ｗからの出力選択信号
ＯＤＡ、ＯＤＢによって決められる。これによす、例え
ば、第１のセンスアンプリファイアＳＡＩからのセンス
出力ｄＡ、ｄＡをトランジスタＱ１７．Ｑ１８へ加えて
出力Ｄｏｕｔｌを得ている状態で、出力選択信号ＯＤＡ
、ＯＤＢを変化させれば、センス出力ｄＢ、ｄＢがトラ
ンジスタＱ１７、Ｑ１８へ加えられ、新たな出力Ｄｏｕ
Ｌ２が得られる。出力ＤｏｕＬ２への変化は、センス出
力ｄＢ。
ＣＧ側の１つのセルＣと、第２のセル群ＣｘＧ側の１つ
のセルＣｘを選択する。それらのセルＣ，Ｃｘ中のデー
タを第１及び第２のセンスアンプリファイアＳＡＩ、’
ＳＡ２で増幅し、センス出力ｄＡ、ｄＡ 、ｄＢ、ｄＢ
として出力しておく。そして、それらのセンス出力のう
ちのいずれを出力バッファトランジスタＱ１７．Ｑ１８
へ加えるかは、出力切換回路Ｏ８Ｗからの出力選択信号
ＯＤＡ、ＯＤＢによって決められる。これによす、例え
ば、第１のセンスアンプリファイアＳＡＩからのセンス
出力ｄＡ、ｄＡをトランジスタＱ１７．Ｑ１８へ加えて
出力Ｄｏｕｔｌを得ている状態で、出力選択信号ＯＤＡ
、ＯＤＢを変化させれば、センス出力ｄＢ、ｄＢがトラ
ンジスタＱ１７、Ｑ１８へ加えられ、新たな出力Ｄｏｕ
Ｌ２が得られる。出力ＤｏｕＬ２への変化は、センス出
力ｄＢ。
ｄＢが予め出力バッファ回路ＯＢに加えられていること
から、新たにセルからデータを読み出すよりも、速く行
われる。
から、新たにセルからデータを読み出すよりも、速く行
われる。
以下に、上記読み出し動作を詳細に説明する。
今、データの読み出し状態にあるとする。即ち、出カイ
ネーブル信号百丁が“０”で出力状態で選択されており
、更にライトイネーブル信号ＷＥが“１”で書き込み状
態になく、またチップイネーブル信号ＣＥが“０“てこ
のメモリチップか選択されているとする。
ネーブル信号百丁が“０”で出力状態で選択されており
、更にライトイネーブル信号ＷＥが“１”で書き込み状
態になく、またチップイネーブル信号ＣＥが“０“てこ
のメモリチップか選択されているとする。
そして、ローアドレスＡ］によって例えはワード線ＷＬ
〕か選択され、カラムアドレスＡ２によって例えばアド
レスラインＡＬ１が選択されたとする。これにより、セ
ルＣ１ｌ、Ｃｘ１ｌ中のデータが、Ｉ１０線ＩＯＬ、ｌ
０Ｌｘにそれぞ゛れ出力される。それらのデータは第１
及び第２のセンスアンプリファイアＳＡ１．ＳＡ２でそ
れぞれ増幅され、センス出力ｄＡ、ｄＡ 、ｄＩ３．
ｄ１３として出力され、出力バッファ回路ＯＢに加えら
れる。
〕か選択され、カラムアドレスＡ２によって例えばアド
レスラインＡＬ１が選択されたとする。これにより、セ
ルＣ１ｌ、Ｃｘ１ｌ中のデータが、Ｉ１０線ＩＯＬ、ｌ
０Ｌｘにそれぞ゛れ出力される。それらのデータは第１
及び第２のセンスアンプリファイアＳＡ１．ＳＡ２でそ
れぞれ増幅され、センス出力ｄＡ、ｄＡ 、ｄＩ３．
ｄ１３として出力され、出力バッファ回路ＯＢに加えら
れる。
即ち、センス出力ｄＡはトランジスタＱ２゜Ｑ４のゲー
トに、センス出力ｄＡはトランジスタＱ３．Ｑ５のゲー
トに、センス出力ｄＢはトランジスタＱ８．ＱＩＯのゲ
ートに、センス出力ｄＢはトランジスタＱ９．Ｑｌｌの
ゲートに、それぞれ加えられる。
トに、センス出力ｄＡはトランジスタＱ３．Ｑ５のゲー
トに、センス出力ｄＢはトランジスタＱ８．ＱＩＯのゲ
ートに、センス出力ｄＢはトランジスタＱ９．Ｑｌｌの
ゲートに、それぞれ加えられる。
今、アドレスＡｌ２＝ ’″０″、ＴＴ丁−“１”とす
る。このとき、出力選択信号０ＤＡ＝ “０”０ＤＢ＝
“１″となる。これにより、トランジスタＱｌ、Ｑ６は
オン、トランジスタＱ７．Ｑ１２はオフとなる。さらに
、今、センス出力ｄＡ＝“１” 、ｄＡ−“Ｏ”、ｄＢ
＝ ”０”、ｄＢ−“１”とする。トランジスタＱ２．
Ｑ５はオフ、トランジスタＱ３．Ｑ４はオンとなる。こ
れにより、ノードβ（出力ゲート線Ｇｌ）の電荷はトラ
ジスタＱ４．Ｑ６を介して放電され、“Ｏ”となる。ノ
ードα（出力ゲート線ＧＯ）はトランジスタＱｌ、Ｑ３
を介して充電され、“１”となる。
る。このとき、出力選択信号０ＤＡ＝ “０”０ＤＢ＝
“１″となる。これにより、トランジスタＱｌ、Ｑ６は
オン、トランジスタＱ７．Ｑ１２はオフとなる。さらに
、今、センス出力ｄＡ＝“１” 、ｄＡ−“Ｏ”、ｄＢ
＝ ”０”、ｄＢ−“１”とする。トランジスタＱ２．
Ｑ５はオフ、トランジスタＱ３．Ｑ４はオンとなる。こ
れにより、ノードβ（出力ゲート線Ｇｌ）の電荷はトラ
ジスタＱ４．Ｑ６を介して放電され、“Ｏ”となる。ノ
ードα（出力ゲート線ＧＯ）はトランジスタＱｌ、Ｑ３
を介して充電され、“１”となる。
一方、トランジスタＱ７．Ｑ１．２がオフしているため
、こちら側には充放電回路は形成されない。
、こちら側には充放電回路は形成されない。
このため、センス出力ｄＢ、ｄｌ’３はノードα、βに
は伝わらない。従って、ノードα−“１″、β−“０“
により、トランジスタＱ１７．Ｑ１８がそれそ゛れオン
、オフして、Ｄｏｕｔ””“１”が出力される。
は伝わらない。従って、ノードα−“１″、β−“０“
により、トランジスタＱ１７．Ｑ１８がそれそ゛れオン
、オフして、Ｄｏｕｔ””“１”が出力される。
この状態において、アドレスＡ１．、Ａ２は変化せずに
、アドレスＡＩ２．ｒｉ７のみが変化して、アドレスＡ
］２＝”１”、Ａ１２−“０“となったとする。これに
より、出力選択信号０ＤＡ＝“１”、０ＤＢ＝−“Ｏ″
となる。これにより、トランジスタＱ］、、Ｑ６はオフ
し、センス出力ｄΔ。
、アドレスＡＩ２．ｒｉ７のみが変化して、アドレスＡ
］２＝”１”、Ａ１２−“０“となったとする。これに
より、出力選択信号０ＤＡ＝“１”、０ＤＢ＝−“Ｏ″
となる。これにより、トランジスタＱ］、、Ｑ６はオフ
し、センス出力ｄΔ。
ｄＡはノードα、βには伝わらない。一方、トランジス
タＱ７．Ｑ１２はオンとなる。前述のようにｄＢ−０”
、ｄＢ−“１″としたことから、トランジスタＱ８．Ｑ
ｌｌはオンし、トランジスタＱＩＯ，Ｑ９はオフする。
タＱ７．Ｑ１２はオンとなる。前述のようにｄＢ−０”
、ｄＢ−“１″としたことから、トランジスタＱ８．Ｑ
ｌｌはオンし、トランジスタＱＩＯ，Ｑ９はオフする。
これにより、ノードαの電荷はトランジスタＱｌｌ、Ｑ
１．２を介して放電し、ノードβはトランジスタＱ７．
Ｑ８を介して充電される。これにより、ノードα、βは
それそ”れ“０“、 “１”となる。これにより、出力
ＤｏｕｔＩ＝“０″が得られる。
１．２を介して放電し、ノードβはトランジスタＱ７．
Ｑ８を介して充電される。これにより、ノードα、βは
それそ”れ“０“、 “１”となる。これにより、出力
ＤｏｕｔＩ＝“０″が得られる。
上記のように、アドレスＡ１．２．Ａ１．２を変化させ
ることにより、セルＣ（例えばセルＣ１］）からのデー
タ出力をセルＣｘ（例えばセルＣｘ１ｌ）からのデータ
出力に変えることができる。セルＣ］、 １からのデー
タ出力中において、セルＣｘ１ｌからのデータ（センス
出力ｄＢ、ｎ）も出力バッファ回路ＯＢに加えられてい
る。よって、セルＣｘ１１からのデータ出力に要する時
間は、新たにセルからのデータをビット線、Ｉ１０線、
センスアンプリファイアを介し一〇読み出す時間たけ高
速化される。
ることにより、セルＣ（例えばセルＣ１］）からのデー
タ出力をセルＣｘ（例えばセルＣｘ１ｌ）からのデータ
出力に変えることができる。セルＣ］、 １からのデー
タ出力中において、セルＣｘ１ｌからのデータ（センス
出力ｄＢ、ｎ）も出力バッファ回路ＯＢに加えられてい
る。よって、セルＣｘ１１からのデータ出力に要する時
間は、新たにセルからのデータをビット線、Ｉ１０線、
センスアンプリファイアを介し一〇読み出す時間たけ高
速化される。
なお、出力イネーブル信号ＯＥ＝“１”のときは、出力
選択信号ＯＤＡ、ＯＤＢは共に“１”となり、トランジ
スタＱ１３．Ｑ１４；Ｑ１５゜Ｑ１６が共にオンとなる
。上記のように出力選択信号ＯＤＡ、ＯＤＢが“１”と
なることから、トランジスタＱｌ、Ｑ６；Ｑ７．Ｑ１２
はいずれもオフとなり、センス出力ｄＡ、ｄＡ、ｄ１３
．ｄ’Ｂはノードα、βに伝わらない。また、上記のよ
うに、トランジスタＱ１３．Ｑ１４；Ｑ１５゜Ｑ１６の
オンにより、ノードα、βは共に放電され、“０”とな
る。これにより、出力バッファトランジスタＱ１．７．
０１８は共にオフとなり、出力Ｄ ｏｕｔはハイインピ
ーダンス状態となる。
選択信号ＯＤＡ、ＯＤＢは共に“１”となり、トランジ
スタＱ１３．Ｑ１４；Ｑ１５゜Ｑ１６が共にオンとなる
。上記のように出力選択信号ＯＤＡ、ＯＤＢが“１”と
なることから、トランジスタＱｌ、Ｑ６；Ｑ７．Ｑ１２
はいずれもオフとなり、センス出力ｄＡ、ｄＡ、ｄ１３
．ｄ’Ｂはノードα、βに伝わらない。また、上記のよ
うに、トランジスタＱ１３．Ｑ１４；Ｑ１５゜Ｑ１６の
オンにより、ノードα、βは共に放電され、“０”とな
る。これにより、出力バッファトランジスタＱ１．７．
０１８は共にオフとなり、出力Ｄ ｏｕｔはハイインピ
ーダンス状態となる。
さらに、先にも述べたように、出力切り換え回路Ｏ８Ｗ
として３つのナンド回路５〜６を含む図示の回路を採用
したことから、アドレスＡ１２Ａ１２の変化に当っても
、出力選択信号ＯＤＡ。
として３つのナンド回路５〜６を含む図示の回路を採用
したことから、アドレスＡ１２Ａ１２の変化に当っても
、出力選択信号ＯＤＡ。
ＯＤＢが同時に選択状態“０”となるのを確実に防ぐこ
とができる。
とができる。
本発明によれば、ある１つのアドレスによって第１及び
第２のセル群中の第１及び第２セルをそれぞれ選択し、
第１及び第２セル中のデータに基づいて第１及び第２セ
ンスアンブリフアイアから第１及び第２センス出力を出
力しておき、特定アドレスによって第１及び第２センス
出力のいずれかを選択し、選択したセンス出力に応じた
データを出力回路から出力するようにしたので、出力回
路からの出力の切り換えは特定アドレスの変化によって
行われ、しかも複数のセルのデータに基づくセンス出力
をセンスアンプリファイアから予め出力しておくように
したので、出力回路からの出力の切り換えに当って新た
にセルをアクセスする場合に比して、高速でデータ出力
することができる。
第２のセル群中の第１及び第２セルをそれぞれ選択し、
第１及び第２セル中のデータに基づいて第１及び第２セ
ンスアンブリフアイアから第１及び第２センス出力を出
力しておき、特定アドレスによって第１及び第２センス
出力のいずれかを選択し、選択したセンス出力に応じた
データを出力回路から出力するようにしたので、出力回
路からの出力の切り換えは特定アドレスの変化によって
行われ、しかも複数のセルのデータに基づくセンス出力
をセンスアンプリファイアから予め出力しておくように
したので、出力回路からの出力の切り換えに当って新た
にセルをアクセスする場合に比して、高速でデータ出力
することができる。
第１図は本発明の一実施例の要部の回路図、第２図は従
来の半導体メモリ装置の要部概略構成図である。 Ｃ，Ｃｘ・・・セル、ＳＡ１・・・第１のセンスアンプ
リファイア、ＳＡ２・・・第２のセンスアンプリファイ
ア、ＳＡ・・・センスアンプリファイア、ＢＬ・・ビッ
ト線、ＷＬ・・・ワード線、Ｃ８Ｗ・・・カラムスイッ
チ、ＡＬ・・・アドレスライン、ＩＯＬ、ｌ０Ｌｘ・・
・Ｉ１０線、ＯＢ・・・出力バッフ７回路。
来の半導体メモリ装置の要部概略構成図である。 Ｃ，Ｃｘ・・・セル、ＳＡ１・・・第１のセンスアンプ
リファイア、ＳＡ２・・・第２のセンスアンプリファイ
ア、ＳＡ・・・センスアンプリファイア、ＢＬ・・ビッ
ト線、ＷＬ・・・ワード線、Ｃ８Ｗ・・・カラムスイッ
チ、ＡＬ・・・アドレスライン、ＩＯＬ、ｌ０Ｌｘ・・
・Ｉ１０線、ＯＢ・・・出力バッフ７回路。
Claims (1)
- 【特許請求の範囲】 複数の第１セルを有し、アドレス信号によって前記第１
セルのうちのあるものが選択される第１のセル群と、 複数の第２セルを有し、前記アドレス信号によって前記
第２セルのうちのあるものが選択される第２のセル群と
、 前記選択された第１セル中のデータを第１センス出力と
して出力する第１のセンスアンプリファイアと、 前記選択された第２セル中のデータを第２センス出力と
して出力する第２のセンスアンプリファイアと、 前記第１及び第２センス出力が加えられ、それらのいず
れかに応じた信号を選択出力として出力する選択回路と
、 前記選択出力が加えられ、それに応じたデータ出力を出
力する出力回路と、 を備え、 前記選択回路は、特定アドレス信号に基づいて前記第１
及び第２センス出力のうちのいずれに応じた信号を選択
出力として出力するかを決めるスイッチング手段を有す
る、 半導体メモリ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2177880A JP3039793B2 (ja) | 1990-07-05 | 1990-07-05 | 半導体メモリ装置 |
| KR1019910011292A KR950009394B1 (ko) | 1990-07-05 | 1991-07-04 | 반도체 메모리장치 |
| US07/726,379 US5307317A (en) | 1990-07-05 | 1991-07-05 | Semiconductor memory device having improved access to addresses |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2177880A JP3039793B2 (ja) | 1990-07-05 | 1990-07-05 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0464991A true JPH0464991A (ja) | 1992-02-28 |
| JP3039793B2 JP3039793B2 (ja) | 2000-05-08 |
Family
ID=16038673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2177880A Expired - Fee Related JP3039793B2 (ja) | 1990-07-05 | 1990-07-05 | 半導体メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5307317A (ja) |
| JP (1) | JP3039793B2 (ja) |
| KR (1) | KR950009394B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0620476A (ja) * | 1992-04-10 | 1994-01-28 | Internatl Business Mach Corp <Ibm> | 電子的コンピュータ・メモリのためのビット・ライン・スイッチ配列 |
| GB2628298A (en) * | 2022-01-31 | 2024-09-18 | Hitachi High Tech Corp | High-voltage power supply |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3319610B2 (ja) * | 1991-11-22 | 2002-09-03 | 日本テキサス・インスツルメンツ株式会社 | 信号伝達回路 |
| JP3302734B2 (ja) * | 1992-09-16 | 2002-07-15 | 株式会社東芝 | 半導体記憶装置 |
| JPH06162784A (ja) * | 1992-11-17 | 1994-06-10 | Oki Micro Design Miyazaki:Kk | 半導体集積回路装置 |
| US5682496A (en) | 1995-02-10 | 1997-10-28 | Micron Quantum Devices, Inc. | Filtered serial event controlled command port for memory |
| US6108237A (en) | 1997-07-17 | 2000-08-22 | Micron Technology, Inc. | Fast-sensing amplifier for flash memory |
| US5668766A (en) * | 1996-05-16 | 1997-09-16 | Intel Corporation | Method and apparatus for increasing memory read access speed using double-sensing |
| US5671188A (en) * | 1996-06-26 | 1997-09-23 | Alliance Semiconductor Corporation | Random access memory having selective intra-bank fast activation of sense amplifiers |
| DE69626815T2 (de) * | 1996-09-19 | 2003-12-11 | Stmicroelectronics S.R.L., Agrate Brianza | Steuerschaltung für Ausgangspuffer, insbesondere für eine nichtflüchtige Speicheranordnung |
| US5751648A (en) * | 1997-01-31 | 1998-05-12 | International Business Machines Corporation | Two stage sensing for large static memory arrays |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59175094A (ja) * | 1983-03-22 | 1984-10-03 | Mitsubishi Electric Corp | 半導体メモリ |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07118193B2 (ja) * | 1986-09-18 | 1995-12-18 | 富士通株式会社 | 半導体記憶装置 |
| JPS63200391A (ja) * | 1987-02-16 | 1988-08-18 | Toshiba Corp | スタテイツク型半導体メモリ |
| JPH07105137B2 (ja) * | 1987-11-17 | 1995-11-13 | 日本電気株式会社 | 半導体メモリ |
| JPH0758592B2 (ja) * | 1987-11-30 | 1995-06-21 | 日本電気株式会社 | 半導体メモリ |
-
1990
- 1990-07-05 JP JP2177880A patent/JP3039793B2/ja not_active Expired - Fee Related
-
1991
- 1991-07-04 KR KR1019910011292A patent/KR950009394B1/ko not_active Expired - Fee Related
- 1991-07-05 US US07/726,379 patent/US5307317A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59175094A (ja) * | 1983-03-22 | 1984-10-03 | Mitsubishi Electric Corp | 半導体メモリ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0620476A (ja) * | 1992-04-10 | 1994-01-28 | Internatl Business Mach Corp <Ibm> | 電子的コンピュータ・メモリのためのビット・ライン・スイッチ配列 |
| GB2628298A (en) * | 2022-01-31 | 2024-09-18 | Hitachi High Tech Corp | High-voltage power supply |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950009394B1 (ko) | 1995-08-21 |
| KR920003314A (ko) | 1992-02-29 |
| JP3039793B2 (ja) | 2000-05-08 |
| US5307317A (en) | 1994-04-26 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |