JPH0465408B2 - - Google Patents
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- Publication number
- JPH0465408B2 JPH0465408B2 JP58086032A JP8603283A JPH0465408B2 JP H0465408 B2 JPH0465408 B2 JP H0465408B2 JP 58086032 A JP58086032 A JP 58086032A JP 8603283 A JP8603283 A JP 8603283A JP H0465408 B2 JPH0465408 B2 JP H0465408B2
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- factor
- processing operation
- area
- processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
- G06F9/4831—Task transfer initiation or dispatching by interrupt, e.g. masked with variable priority
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
発明の分野
この発明は、割込処理方式に関し、特にたとえ
ば周期的に発生する或る割込要因に基づいて所定
の割込動作を行なうような割込処理方式に関す
る。
ば周期的に発生する或る割込要因に基づいて所定
の割込動作を行なうような割込処理方式に関す
る。
先行技術の説明
従来、或る割込要因が発生すると、緊急性の異
なる複数種類の割込処理をすべて実行するような
割込処理方式があつた。このような割込処理方式
では、１つの割込要因に対する割込処理時間が長
くなるため、次のような欠点があつた。すなわ
ち、割込処理の実行中に、緊急性の高い他の割込
要因が発生しても、その割込処理の実行は現在実
行中の割込処理が終了するまで長時間待たされる
ことになる。したがつて、割込処理の優先順位の
バランスが崩れ、システム上支障を来たすことが
あつた。
なる複数種類の割込処理をすべて実行するような
割込処理方式があつた。このような割込処理方式
では、１つの割込要因に対する割込処理時間が長
くなるため、次のような欠点があつた。すなわ
ち、割込処理の実行中に、緊急性の高い他の割込
要因が発生しても、その割込処理の実行は現在実
行中の割込処理が終了するまで長時間待たされる
ことになる。したがつて、割込処理の優先順位の
バランスが崩れ、システム上支障を来たすことが
あつた。
発明の目的
それゆえに、この発明の主たる目的は、上述の
ような欠点を解消し得る割込処理方式を提供する
ことである。
ような欠点を解消し得る割込処理方式を提供する
ことである。
発明の構成および効果
この発明は、要約すれば、従来１つの割込要因
の発生に基づいて行なわれていた所定の割込処理
動作を相対的に緊急性の高い第１の処理動作と相
対的に緊急性の低い第２の処理動作とに分割し、
或る割込要因の発生したときは第１の処理動作の
みを実行し、その後第２の処理動作を行なわせる
ための擬似割込要因を発生しその擬似割込要因の
発生前に他の割込要因が発生しないときこの擬似
割込要因に基づいて第２の処理動作を実行するよ
うにし、前述の擬似割込要因の発生前に他の割込
要因が発生したときは、この他の要因に基づいて
第２の処理動作および他の要因に該当の割込処理
動作のいずれか一方を行ない、その処理動作の終
了するまで他方の処理動作を待機させておくよう
にしたものである。
の発生に基づいて行なわれていた所定の割込処理
動作を相対的に緊急性の高い第１の処理動作と相
対的に緊急性の低い第２の処理動作とに分割し、
或る割込要因の発生したときは第１の処理動作の
みを実行し、その後第２の処理動作を行なわせる
ための擬似割込要因を発生しその擬似割込要因の
発生前に他の割込要因が発生しないときこの擬似
割込要因に基づいて第２の処理動作を実行するよ
うにし、前述の擬似割込要因の発生前に他の割込
要因が発生したときは、この他の要因に基づいて
第２の処理動作および他の要因に該当の割込処理
動作のいずれか一方を行ない、その処理動作の終
了するまで他方の処理動作を待機させておくよう
にしたものである。
この発明によれば、１つの割込要因に対する割
込処理時間が短くなるため、途中で他の緊急性の
高い割込要因が発生しても長時間待機させること
なくその割込処理動作を実行させることができ
る。したがつて、他の優先順位の高い割込が早く
サービスでき、システム上の割込サービス効率を
向上させることができる。
込処理時間が短くなるため、途中で他の緊急性の
高い割込要因が発生しても長時間待機させること
なくその割込処理動作を実行させることができ
る。したがつて、他の優先順位の高い割込が早く
サービスでき、システム上の割込サービス効率を
向上させることができる。
以下、図面に示す実施例とともに、この発明を
より具体的に説明する。
より具体的に説明する。
実施例の説明
以下には、この発明の一実施例として、ドツト
プリンタに適用した場合の例を示すが、この発明
はドツトプリンタに限らずその他の装置にも適用
できることを予め指摘しておく。
プリンタに適用した場合の例を示すが、この発明
はドツトプリンタに限らずその他の装置にも適用
できることを予め指摘しておく。
第１図はこの発明の一実施例を示す概略ブロツ
ク図である。図において、CPU１には、ROM
２，RAM３およびキヤラクタジエネレータ４が
接続される。ROM２には、たとえば第４図ない
し第７図に示すような動作プログラムが記憶され
る。そして、CPU１はこの動作プログラムに従
つて動作を行なう。RAM３は、たとえば第２図
に示すような記憶領域を有する。キヤラクタジエ
ネレータ４は、複数種類のキヤラクタの表示デー
タを記憶する。
ク図である。図において、CPU１には、ROM
２，RAM３およびキヤラクタジエネレータ４が
接続される。ROM２には、たとえば第４図ない
し第７図に示すような動作プログラムが記憶され
る。そして、CPU１はこの動作プログラムに従
つて動作を行なう。RAM３は、たとえば第２図
に示すような記憶領域を有する。キヤラクタジエ
ネレータ４は、複数種類のキヤラクタの表示デー
タを記憶する。
CPU１には、さらにデイスプレイ５、タイマ
６、プリンタ（ドツトプリンタ）７および割込制
御回路８が接続される。タイマ６は、所定の時間
になるとデイスプレイタイマ信号を導出する。こ
のデイスプレイタイマ信号は割込要因として
CPU１に与えられる。CPU１からプリンタ７に
は、印字データと、レシートまたはジヤーナル
（図示せず）を１ライン分フイードさせるための
フイード信号が与えられる。プリンタ７からは、
ドツトタイミング信号が導出される。このドツト
タイミング信号は、割込要因としてCPU１に与
えられる。CPU１から割込制御回路８には、割
込発生要求信号が与えられる。この割込発生要求
信号に応答して、割込制御回路８は擬似割込指令
信号を導出し、CPU１に与える。
６、プリンタ（ドツトプリンタ）７および割込制
御回路８が接続される。タイマ６は、所定の時間
になるとデイスプレイタイマ信号を導出する。こ
のデイスプレイタイマ信号は割込要因として
CPU１に与えられる。CPU１からプリンタ７に
は、印字データと、レシートまたはジヤーナル
（図示せず）を１ライン分フイードさせるための
フイード信号が与えられる。プリンタ７からは、
ドツトタイミング信号が導出される。このドツト
タイミング信号は、割込要因としてCPU１に与
えられる。CPU１から割込制御回路８には、割
込発生要求信号が与えられる。この割込発生要求
信号に応答して、割込制御回路８は擬似割込指令
信号を導出し、CPU１に与える。
第２図は第１図に示すRAM３の記憶領域を示
す図解図である。図において、エリア３１には、
１文字の印字領域の中でのドツト位置を示すカウ
ンタ（DOTCNT）として用いられる。周知のよ
うに、ドツトプリンタでは、１つのキヤラクタを
複数列複数行のドツトパターンに分解して印字す
る。その際、複数本のドツトピンで１列ずつある
いは１行ずつ印字する。そのときの印字位置がこ
のエリア３１に記憶される。エリア３２は、各ド
ツトタイミングでプリンタ７へ出力すべきデータ
を記憶するエリア（DOTDATA）として用いら
れる。すなわち、このエリア３２には、上記ドツ
トピンによる１列分あるいは１行分のデータを記
憶する。エリア３３は、デイスプレイの各桁に該
当するデータを記憶するエリア（DISPDATA）
として用いられる。
す図解図である。図において、エリア３１には、
１文字の印字領域の中でのドツト位置を示すカウ
ンタ（DOTCNT）として用いられる。周知のよ
うに、ドツトプリンタでは、１つのキヤラクタを
複数列複数行のドツトパターンに分解して印字す
る。その際、複数本のドツトピンで１列ずつある
いは１行ずつ印字する。そのときの印字位置がこ
のエリア３１に記憶される。エリア３２は、各ド
ツトタイミングでプリンタ７へ出力すべきデータ
を記憶するエリア（DOTDATA）として用いら
れる。すなわち、このエリア３２には、上記ドツ
トピンによる１列分あるいは１行分のデータを記
憶する。エリア３３は、デイスプレイの各桁に該
当するデータを記憶するエリア（DISPDATA）
として用いられる。
第３図はこの発明の一実施例の動作を説明する
ためのタイムチヤートである。
ためのタイムチヤートである。
第４図ないし第７図は第１図に示すCPU１の
動作を説明するためのフローチヤートであり、特
に、第４図は初期設定動作を示し、第５図、第６
図および第７図はそれぞれ割込Ａ，ＢおよびＣの
処理動作を示す。
動作を説明するためのフローチヤートであり、特
に、第４図は初期設定動作を示し、第５図、第６
図および第７図はそれぞれ割込Ａ，ＢおよびＣの
処理動作を示す。
以下、第３図ないし第７図を参照してこの発明
の一実施例の動作について説明する。
の一実施例の動作について説明する。
まず、第４図を参照して初期設定動作について
説明する。CPU１は、まずステツプ（図示では
Ｓと略す）１において、RAM３のエリア３１
（DOTCNT）をクリアする。続いて、ステツプ
２において、DOTCNT＝０に該当するデータす
なわち最初のキヤラクの１列目（あるいは１行
目）のパターンデータがキヤラクタジエネレータ
４から読出され、エリア３２（DOTDATA）に
記憶される。続いて、ステツプ３において、印字
すべき最初のキヤラクタのパターンデータがキヤ
ラクタジエネレータ４から読出され、エリア３３
（DISPDATA）に記憶される。
説明する。CPU１は、まずステツプ（図示では
Ｓと略す）１において、RAM３のエリア３１
（DOTCNT）をクリアする。続いて、ステツプ
２において、DOTCNT＝０に該当するデータす
なわち最初のキヤラクの１列目（あるいは１行
目）のパターンデータがキヤラクタジエネレータ
４から読出され、エリア３２（DOTDATA）に
記憶される。続いて、ステツプ３において、印字
すべき最初のキヤラクタのパターンデータがキヤ
ラクタジエネレータ４から読出され、エリア３３
（DISPDATA）に記憶される。
次に、割込処理Ａ，ＢおよびＣについて説明す
るが、ここで、これら割込処理Ａ，ＢおよびＣ
は、Ａ＞Ｂ＞Ｃの優先順位で処理されることを予
め指摘しておく。
るが、ここで、これら割込処理Ａ，ＢおよびＣ
は、Ａ＞Ｂ＞Ｃの優先順位で処理されることを予
め指摘しておく。
まず、第３図に示すように、CPU１はプリン
タ７からのドツトタイミング信号に応答して割込
処理Ａを行なう。この割込処理Ａは、第５図のフ
ローチヤートに示される。すなわち、CPU１は
ステツプ１１において、エリア３２に記憶された
キヤラクタの１列分あるいは１行分のパターンデ
ータがプリンタ７へ出力される。初期状態におい
ては、第４図で説明したように、最初のキヤラク
タの１列目あるいは１行目のパターンデータがエ
リア３１に記憶されている。続いて、ステツプ１
２に進み、エリア３１に記憶されている数値が２
か否かが判断される。すなわち、今回プリンタ７
のドツトピン（図示せず）が印字する列あるいは
行は１キヤラクタのドツトパターンの３列目また
は３行目であるか否かが判断される。もし、エリ
ア３１の数値が２でなければ、直接ステツプ１４
に進むが、エリア３１の数値が２であればステツ
プ１３に進む。このステツプ１３では、割込発生
要求信号が割込制御回路８に与えられる。そし
て、ステツプ１４に進む。ステツプ１４では、エ
リア３１が＋１される。続いて、ステツプ１５に
おいて、エリア３１の数値が10であるか否か、す
なわち次のキヤラクタの印字領域に入つたか否か
が判断される。ステツプ１５において、エリア３
１の数値が10でないと判断されれば、ステツプ１
６に進み、エリア３１の数値に該当するパターン
データがキヤラクタジエネレータ４から読出さ
れ、エリア３２に記憶される。そして、動作を終
了する。一方、ステツプ１５において、エリア３
１の数値が10であると判断されれば、ステツプ１
７に進み、エリア３１がクリアされる。これによ
つて、エリア３１は再び次のキヤラクタの１列目
あるいは１行目からのドツト位置を計数する。続
いて、ステツプ１８において、次のキヤラクタの
エリア３１に該当するパターンデータがキヤラク
タジエネレータ４から読出され、エリア３２に記
憶される。その後動作を終了する。
タ７からのドツトタイミング信号に応答して割込
処理Ａを行なう。この割込処理Ａは、第５図のフ
ローチヤートに示される。すなわち、CPU１は
ステツプ１１において、エリア３２に記憶された
キヤラクタの１列分あるいは１行分のパターンデ
ータがプリンタ７へ出力される。初期状態におい
ては、第４図で説明したように、最初のキヤラク
タの１列目あるいは１行目のパターンデータがエ
リア３１に記憶されている。続いて、ステツプ１
２に進み、エリア３１に記憶されている数値が２
か否かが判断される。すなわち、今回プリンタ７
のドツトピン（図示せず）が印字する列あるいは
行は１キヤラクタのドツトパターンの３列目また
は３行目であるか否かが判断される。もし、エリ
ア３１の数値が２でなければ、直接ステツプ１４
に進むが、エリア３１の数値が２であればステツ
プ１３に進む。このステツプ１３では、割込発生
要求信号が割込制御回路８に与えられる。そし
て、ステツプ１４に進む。ステツプ１４では、エ
リア３１が＋１される。続いて、ステツプ１５に
おいて、エリア３１の数値が10であるか否か、す
なわち次のキヤラクタの印字領域に入つたか否か
が判断される。ステツプ１５において、エリア３
１の数値が10でないと判断されれば、ステツプ１
６に進み、エリア３１の数値に該当するパターン
データがキヤラクタジエネレータ４から読出さ
れ、エリア３２に記憶される。そして、動作を終
了する。一方、ステツプ１５において、エリア３
１の数値が10であると判断されれば、ステツプ１
７に進み、エリア３１がクリアされる。これによ
つて、エリア３１は再び次のキヤラクタの１列目
あるいは１行目からのドツト位置を計数する。続
いて、ステツプ１８において、次のキヤラクタの
エリア３１に該当するパターンデータがキヤラク
タジエネレータ４から読出され、エリア３２に記
憶される。その後動作を終了する。
ここで、第５図のステツプ１３で導出された割
込発生要求信号に応答して、割込制御回路８は擬
似割込指令信号をCPU１に与える。この擬似割
込指令信号に応答して、CPU１は割込処理Ｃを
行ない、第７図に示すようにスツテプ３１におい
てフイード信号をプリンタ７に出力する。すなわ
ち、１キヤラクタのドツトパターンの３列目ある
いは３行目を印字するときに第７図に示す割込処
理Ｃが行なわれ、第３図に示すようにフイード信
号がオンとなる。なお、このような割込処理Ｃは
毎回のキヤラクタの印字において行なわれるもの
ではなく、１ラインのいずれか１つのキヤラクタ
の印字動作中に行なわれればよい。なぜならば、
レシートあるいはジヤーナルのフイードは１ライ
ンごとに行なわれるからである。なお、プリンタ
７では、１つの印字ヘツドによつてレシートとジ
ヤーナルとが交互に印字される。したがつて、第
７図の割込処理Ｃでフイードされるものは、レシ
ートおよびジヤーナルのうち現在印字動作中でな
い方のものである。
込発生要求信号に応答して、割込制御回路８は擬
似割込指令信号をCPU１に与える。この擬似割
込指令信号に応答して、CPU１は割込処理Ｃを
行ない、第７図に示すようにスツテプ３１におい
てフイード信号をプリンタ７に出力する。すなわ
ち、１キヤラクタのドツトパターンの３列目ある
いは３行目を印字するときに第７図に示す割込処
理Ｃが行なわれ、第３図に示すようにフイード信
号がオンとなる。なお、このような割込処理Ｃは
毎回のキヤラクタの印字において行なわれるもの
ではなく、１ラインのいずれか１つのキヤラクタ
の印字動作中に行なわれればよい。なぜならば、
レシートあるいはジヤーナルのフイードは１ライ
ンごとに行なわれるからである。なお、プリンタ
７では、１つの印字ヘツドによつてレシートとジ
ヤーナルとが交互に印字される。したがつて、第
７図の割込処理Ｃでフイードされるものは、レシ
ートおよびジヤーナルのうち現在印字動作中でな
い方のものである。
上述の割込処理Ａと割込処理Ｃとは、従来の割
込処理方式では、１つの割込処理として一緒に行
なわれていたものである。しかしながら、上述の
実施例では、割込処理Ａと割込処理Ｃとの緊急性
に差があることに着目し、擬似的に新たな割込要
因を発生させて２つの割込処理を別々に行なうよ
うにしている。これによつて、擬似割込要因が発
生する前に割込処理Ｃよりも緊急性の高い割込要
因が発生すれば、その割込処理の実行が優先され
る。たとえば、第３図に示すように、擬似割込指
令信号の導出前にデイスプレイタイマ信号がタイ
マ６から導出されると、CPU１は第６図に示す
割込処理Ｂを割込処理Ｃに優先して行なう。すな
わち、第６図のステツプ２１において、RAM３
のエリア３３から該当する桁のキヤラクタのパタ
ーンデータが読出され、デイスプレイ５に出力さ
れる。応じて、デイスプレイ５は該当する桁のキ
ヤラクタを表示する。
込処理方式では、１つの割込処理として一緒に行
なわれていたものである。しかしながら、上述の
実施例では、割込処理Ａと割込処理Ｃとの緊急性
に差があることに着目し、擬似的に新たな割込要
因を発生させて２つの割込処理を別々に行なうよ
うにしている。これによつて、擬似割込要因が発
生する前に割込処理Ｃよりも緊急性の高い割込要
因が発生すれば、その割込処理の実行が優先され
る。たとえば、第３図に示すように、擬似割込指
令信号の導出前にデイスプレイタイマ信号がタイ
マ６から導出されると、CPU１は第６図に示す
割込処理Ｂを割込処理Ｃに優先して行なう。すな
わち、第６図のステツプ２１において、RAM３
のエリア３３から該当する桁のキヤラクタのパタ
ーンデータが読出され、デイスプレイ５に出力さ
れる。応じて、デイスプレイ５は該当する桁のキ
ヤラクタを表示する。
上述のごとく、割込処理Ｃよりも緊急性の高い
割込処理Ｂは、割込処理Ｃよりも優先して実行さ
れる。したがつて、割込処理Ｂの待ち時間を短く
することができ、従来のように割込処理Ｂの実行
を長時間待機させることがなくなる。
割込処理Ｂは、割込処理Ｃよりも優先して実行さ
れる。したがつて、割込処理Ｂの待ち時間を短く
することができ、従来のように割込処理Ｂの実行
を長時間待機させることがなくなる。
なお、上述の実施例では、緊急性の異なる２種
類の割込処理（ＡおよびＣ）を分割して実行させ
る場合を説明したが、この発明は３種類以上の割
込処理を分割して実行させるものであつてもよ
い。
類の割込処理（ＡおよびＣ）を分割して実行させ
る場合を説明したが、この発明は３種類以上の割
込処理を分割して実行させるものであつてもよ
い。
第１図はこの発明の一実施例を示す概略ブロツ
ク図である。第２図は第１図に示すRAM３の記
憶領域を示す図解図である。第３図は第１図に示
す実施例の動作を説明するためのタイムチヤート
である。第４図ないし第７図はCPU１の動作を
説明するためのフローチヤートであり、特に、第
４図は初期設定動作を示し、第５図、第６図およ
び第７図はそれぞれ割込処理Ａ，ＢおよびＣを示
す。 図において、１はCPU、２はROM、３は
RAM、６はタイマ、８は割込制御回路、７はプ
リンタを示す。
ク図である。第２図は第１図に示すRAM３の記
憶領域を示す図解図である。第３図は第１図に示
す実施例の動作を説明するためのタイムチヤート
である。第４図ないし第７図はCPU１の動作を
説明するためのフローチヤートであり、特に、第
４図は初期設定動作を示し、第５図、第６図およ
び第７図はそれぞれ割込処理Ａ，ＢおよびＣを示
す。 図において、１はCPU、２はROM、３は
RAM、６はタイマ、８は割込制御回路、７はプ
リンタを示す。
Claims (1)
- 【特許請求の範囲】 １ 周期的に発生する或る割込要因に基づいて所
定の割込動作を行なうような割込処理方式におい
て、 前記所定の割込動作は、相対的に緊急性の高い
第１の処理動作と、相対的に緊急性の低い第２の
処理動作とを含み、 前記或る割込要因が発生したとき、前記第１の
処理動作を実行し、 その後前記第２の処理動作を行なわせるための
擬似割込要因を発生し、 前記擬似割込要因の発生前に他の割込要因が発
生しないとき前記擬似割込要因に基づいて、前記
第２の処理動作を実行するようにし、 前記擬似割込要因の発生前に他の割込要因が発
生したとき、前記他の要因に基づいて前記第２の
処理動作および前記他の要因に該当の割込処理動
作のいずれか一方を行ない、その処理動作が終了
するまで他方の処理動作を待機させておくように
したことを特徴とする、割込処理方式。 ２ 前記他の割込要因は、前記他の要因に該当の
割込処理動作の緊急性が前記第２の処理動作のそ
れよりも相対的に高いか低いかを指示することを
特徴とする、特許請求の範囲第１項記載の割込処
理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8603283A JPS59211141A (ja) | 1983-05-16 | 1983-05-16 | 割込処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8603283A JPS59211141A (ja) | 1983-05-16 | 1983-05-16 | 割込処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59211141A JPS59211141A (ja) | 1984-11-29 |
| JPH0465408B2 true JPH0465408B2 (ja) | 1992-10-20 |
Family
ID=13875318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8603283A Granted JPS59211141A (ja) | 1983-05-16 | 1983-05-16 | 割込処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59211141A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1092714A (en) * | 1977-01-13 | 1980-12-30 | Paul J. Brown | Extended interruption handling |
| JPS5750053A (en) * | 1980-09-09 | 1982-03-24 | Fujitsu Ltd | Interruption controlling system |
-
1983
- 1983-05-16 JP JP8603283A patent/JPS59211141A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59211141A (ja) | 1984-11-29 |
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