JPH0465432B2 - - Google Patents
Info
- Publication number
- JPH0465432B2 JPH0465432B2 JP58157494A JP15749483A JPH0465432B2 JP H0465432 B2 JPH0465432 B2 JP H0465432B2 JP 58157494 A JP58157494 A JP 58157494A JP 15749483 A JP15749483 A JP 15749483A JP H0465432 B2 JPH0465432 B2 JP H0465432B2
- Authority
- JP
- Japan
- Prior art keywords
- delay flip
- reset
- flop
- terminal
- flops
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 4
- 239000000470 constituent Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Description
【発明の詳細な説明】
本発明は任意の状態にプリセツト可能なプリセ
ツタブル・カウンタの簡略化に関するものであ
る。 一般にプリセツタブル・カウンタとは、１／Ｎ
の分周動作を行なうカウンタにおいてプリセツト
イネイブル信号が与えられた時にプリセツトデー
タに従つて各ビツトをセツトまたはリセツトして
Ｎ個の状態の内の一状態にプリセツトし得るもの
である。その具体的な一例として４ビツトのセツ
ト、リセツト付きデイレイ・フリツプフロツプを
用いてジヨンソンカウンタを構成しプリセツタブ
ルとした回路図を第３図に示す。同図の回路構成
において１／10から１／２までの分周比によるジ
ヨンソンカウンタを構成するにはデータ入力端子
１に第１表に従つて各信号を与えれば良い。この
回路におけるプリセツト動作は、プリセツトイネ
イブル入力２が与えられると各ビツト毎のプリセ
ツトデータ入力３，４，５，６，７の状態に従つ
て各ビツトがセツトまたはリセツトされることに
より行なわれる。然るにこの回路においては構成
素子数が多いために、集積化に向いていないとい
う欠点がある。 本発明はかかる欠点を緩和する為プリセツト回
路を簡略化したもので、以下図面について詳細に
説明する。 本発明の具体的な回路例を第１図に示すが、同
図のカウンタの構成は第３図と同じジヨンソンカ
ウンタであり、用いられているデイレイ・フリツ
プフロツプが第２図の如くセツト機能優先である
点が異なる。第１図の回路においてプリセツトイ
ネイブル入力２が与えられると各フリツプフロツ
プは一律にリセツトされ、同時にプリセツトデー
タ入力３，４，５，６，７の内ハイレベルの入力
が与えられているビツトだけセツトされることに
なる。セツトとリセツトが同時に行なわれるフリ
ツプフロツプについては各フリツプフロツプが第
２図に示す如くセツト優先であることと、第１図
においてプリセツトイネイブル入力２がフリツプ
フロツプのセツト入力Ｓに伝播されるのはリセツ
ト入力Ｒへの伝播時間よりANDゲート１個分の
素子遅延があることから確実にセツトされ得る。
即ちプリセツトデータ入力がハイレベルのビツト
はセツトされ、ローレベルのビツトはリセツトさ
れることになる。従つて第１図と第３図の比較か
ら明らかなように全く同一の結果を得るのに本発
明では素子数を削減することができる。 一方、第１図及び第２図ではセツト優先機能に
より全ビツトを一律にリセツトする事例を説明し
たが、第２図のデイレイ・フリツプフロツプをリ
セツト優先に変更すれば第１図の構成も全ビツト
を一律にセツトし、プリセツトデータ入力及び
ANDゲートはリセツト入力Ｒに接続する構造に
変更されることは説明するまでもないことであ
る。 尚、前述の第１図の回路例の説明において、各
セツト入力Ｓはリセツト入力Ｒに対しANDゲー
ト１個分の伝播遅延を有する為セツトとリセツト
が同時に行なわれても確実にセツトできると記載
したが更に確実性を高める為にはプリセツトイネ
イブル信号をセツト用とリセツト用に分け、セツ
ト用のイネイブル信号はそのパルス幅をリセツト
用イネイブル信号よりも長く作り、リセツト信号
が終了した後もセツト信号が残っているようにす
ることが考えられる。 本発明は前述の如きジヨンソンカウンタばかり
でなくバイナリーコードカウンタ等、他の分周モ
ードを有するカウンタや、またデイレイ・フリツ
プフロツプばかりでなくJKフリツプフロツプ等、
他のフリツプフロツプを用いた回路にも応用でき
る。 なお、第１表は第１図及び第３図においてジヨ
ンソンカウンタを構成する場合の接続表である。 【表】
ツタブル・カウンタの簡略化に関するものであ
る。 一般にプリセツタブル・カウンタとは、１／Ｎ
の分周動作を行なうカウンタにおいてプリセツト
イネイブル信号が与えられた時にプリセツトデー
タに従つて各ビツトをセツトまたはリセツトして
Ｎ個の状態の内の一状態にプリセツトし得るもの
である。その具体的な一例として４ビツトのセツ
ト、リセツト付きデイレイ・フリツプフロツプを
用いてジヨンソンカウンタを構成しプリセツタブ
ルとした回路図を第３図に示す。同図の回路構成
において１／10から１／２までの分周比によるジ
ヨンソンカウンタを構成するにはデータ入力端子
１に第１表に従つて各信号を与えれば良い。この
回路におけるプリセツト動作は、プリセツトイネ
イブル入力２が与えられると各ビツト毎のプリセ
ツトデータ入力３，４，５，６，７の状態に従つ
て各ビツトがセツトまたはリセツトされることに
より行なわれる。然るにこの回路においては構成
素子数が多いために、集積化に向いていないとい
う欠点がある。 本発明はかかる欠点を緩和する為プリセツト回
路を簡略化したもので、以下図面について詳細に
説明する。 本発明の具体的な回路例を第１図に示すが、同
図のカウンタの構成は第３図と同じジヨンソンカ
ウンタであり、用いられているデイレイ・フリツ
プフロツプが第２図の如くセツト機能優先である
点が異なる。第１図の回路においてプリセツトイ
ネイブル入力２が与えられると各フリツプフロツ
プは一律にリセツトされ、同時にプリセツトデー
タ入力３，４，５，６，７の内ハイレベルの入力
が与えられているビツトだけセツトされることに
なる。セツトとリセツトが同時に行なわれるフリ
ツプフロツプについては各フリツプフロツプが第
２図に示す如くセツト優先であることと、第１図
においてプリセツトイネイブル入力２がフリツプ
フロツプのセツト入力Ｓに伝播されるのはリセツ
ト入力Ｒへの伝播時間よりANDゲート１個分の
素子遅延があることから確実にセツトされ得る。
即ちプリセツトデータ入力がハイレベルのビツト
はセツトされ、ローレベルのビツトはリセツトさ
れることになる。従つて第１図と第３図の比較か
ら明らかなように全く同一の結果を得るのに本発
明では素子数を削減することができる。 一方、第１図及び第２図ではセツト優先機能に
より全ビツトを一律にリセツトする事例を説明し
たが、第２図のデイレイ・フリツプフロツプをリ
セツト優先に変更すれば第１図の構成も全ビツト
を一律にセツトし、プリセツトデータ入力及び
ANDゲートはリセツト入力Ｒに接続する構造に
変更されることは説明するまでもないことであ
る。 尚、前述の第１図の回路例の説明において、各
セツト入力Ｓはリセツト入力Ｒに対しANDゲー
ト１個分の伝播遅延を有する為セツトとリセツト
が同時に行なわれても確実にセツトできると記載
したが更に確実性を高める為にはプリセツトイネ
イブル信号をセツト用とリセツト用に分け、セツ
ト用のイネイブル信号はそのパルス幅をリセツト
用イネイブル信号よりも長く作り、リセツト信号
が終了した後もセツト信号が残っているようにす
ることが考えられる。 本発明は前述の如きジヨンソンカウンタばかり
でなくバイナリーコードカウンタ等、他の分周モ
ードを有するカウンタや、またデイレイ・フリツ
プフロツプばかりでなくJKフリツプフロツプ等、
他のフリツプフロツプを用いた回路にも応用でき
る。 なお、第１表は第１図及び第３図においてジヨ
ンソンカウンタを構成する場合の接続表である。 【表】
第１図は本発明によるプリセツタブルカウンタ
の構成例を示す図。第２図は本発明において用い
られるセツト機能優先のデイレイ・フリツプフロ
ツプの回路図。第３図は従来のプリセツタブルカ
ウンタの構成例を示す図。 １……データ入力端子、２……プリセツトイネ
イブル入力端子、３，４，５，６，７……プリセ
ツトデータ入力端子、８……クロツク入力端子。
の構成例を示す図。第２図は本発明において用い
られるセツト機能優先のデイレイ・フリツプフロ
ツプの回路図。第３図は従来のプリセツタブルカ
ウンタの構成例を示す図。 １……データ入力端子、２……プリセツトイネ
イブル入力端子、３，４，５，６，７……プリセ
ツトデータ入力端子、８……クロツク入力端子。
Claims (1)
- 【特許請求の範囲】 １ デイレイ・フリツプフロツプを従属接続して
なるプリセツタブル・カウンタにおいて、各デイ
レイ・フリツプフロツプはセツト動作がリセツト
動作に優先しかつリセツト端子セツト端子を有
し、前記各デイレイ・フリツプフロツプのリセツ
ト端子はプリセツトイネイブル入力端子に共通接
続され、前記各デイレイ・フリツプフロツプの前
記セツト端子はそれぞれ独立にセツトデータ入力
端子となる構成により、前記プリセツトイネイブ
ル入力端子に所定の入力が与えられたとき前記各
デイレイ・フリツプフロツプを一律にリセツトし
た後前記各デイレイ・フリツプフロツプの前記セ
ツト端子により指定されるビツトをセツトするこ
とを特徴とするプリセツタブル・カウンタ。 ２ デイレイ・フリツプフロツプを従属接続して
なるプリセツタブル・カウンタにおいて、各デイ
レイ・フリツプフロツプはリセツト動作がセツト
動作に優先しかつリセツト端子セツト端子を有
し、前記各デイレイ・フリツプフロツプのセツト
端子はプリセツトイネイブル入力端子に共通接続
され、前記各デイレイ・フリツプフロツプの前記
リセツト端子はそれぞれ独立にリセツトデータ入
力端子となる構成により、前記プリセツトイネイ
ブル入力端子に所定の入力が与えられたとき前記
各デイレイ・フリツプフロツプを一律にセツトし
た後前記各デイレイ・フリツプフロツプの前記リ
セツト端子により指定されるビツトをリセツトす
ることを特徴とするプリセツタブル・カウンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58157494A JPS6049490A (ja) | 1983-08-29 | 1983-08-29 | プリセッタブル・カウンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58157494A JPS6049490A (ja) | 1983-08-29 | 1983-08-29 | プリセッタブル・カウンタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6049490A JPS6049490A (ja) | 1985-03-18 |
| JPH0465432B2 true JPH0465432B2 (ja) | 1992-10-20 |
Family
ID=15650907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58157494A Granted JPS6049490A (ja) | 1983-08-29 | 1983-08-29 | プリセッタブル・カウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6049490A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63296715A (ja) * | 1987-05-29 | 1988-12-02 | 松下電器産業株式会社 | エア−ポツト |
-
1983
- 1983-08-29 JP JP58157494A patent/JPS6049490A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6049490A (ja) | 1985-03-18 |
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