JPH0465530B2

JPH0465530B2 -

Info

Publication number: JPH0465530B2
Application number: JP2206101A
Authority: JP
Inventors: Takeya Ezaki; Oonori Ishikawa
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1977-09-14
Filing date: 1990-08-02
Publication date: 1992-10-20
Also published as: JPH03129740A

Description

【発明の詳細な説明】本発明はMOS型半導体装置の製造方法に関し、
シリコン・ゲートの如き自己整合プロセスのより
改善された方法提供するものである。

通常の自己整合プロセスに於ては、半導体基板
上にゲート絶縁膜を介して例えば多結晶シリコン
のゲートパターンを形成し、そのゲートパターン
そのものを拡散マスクとして不純物を導入してソ
ース・ドレイン拡散層を形成する。その際、ゲー
ト絶縁膜の上面は多結晶シリコンに覆われている
がその側面は高濃度の不純物にさらされる。この
ためゲート絶縁膜の耐圧低下がもたらされること
が知られている。これを避けるには拡散層の濃度
を下げればよいが、そうすると抵抗の増大の如き
他の問題をひきおこす。ソース・ドレイン方向の
ゲートパターンの巾、すなわちゲート長をL_Gと
し、ソース・ドレイン拡散間の横方向ひろがりを
I_Jとすると、ソース・ドレイン間の実効チヤネル
長L_effは次式で表わされる。

L_eff＝L_G−２・I_J (1) MOS型電界効果トランジスタの特性は実効チ
ヤネル長L_effにより規定されるのは云うまでもな
く、特性を揃えるためには高精度に実効チヤネル
長を形成する必要がある。そのためには、出来る
だけ少数の因子で実効チヤネル長が決められる様
な構造や製造方法が好ましい。式(1)は、L_effが二
ケの因子L_G、I_Jに依存している事を意味している
が、I_Jを小さくすることによりその寄与を少なく
してほとんどL_Gのみに依存する様な一因子型に
する方が良い。しかしソース・ドレイン拡散層を
浅くすると電極配線のつき抜けが起こり、拡散層
−基板間が短絡する。そこで、ゲート近傍に於て
は浅く、電極配線とのコンタクト形成領域では深
くソース・ドレイン拡散層を形成する方法がとら
れている。しかしそのためにはフオトマスク（ガ
ラス乾板）が１枚余分に必要であり、深い拡散層
とゲートとの相対位置がマスク合せにより決まる
のでマスク設計上寸法に余裕を取つておかねばな
らず、高密度化に適さなくなる。これに対して従
来提案されている解決法の一つに、多結晶シリコ
ンゲートのパターンを形成したのち、全面に熱酸
化膜を成長せしめ、多結晶シリコン上の方が単結
晶基板上よりも酸化膜が厚く成長することを利用
する方法が特開昭52−22481号に示されている。
この方法は基板上の酸化膜を弗化水素溶液でエツ
チし除去した時点でエツチングを停止することに
より、多結晶シリコンゲート上にのみ酸化膜を残
すことが出来る。かくしてゲートの側面を酸化膜
で覆い、ゲート直下のゲート絶縁膜が高濃度不純
物に直接さらされることから保護することが出来
る。しかしこの場合、ゲート側面の酸化膜の厚み
は、酸化膜の成長条件とエツチング条件の二つの
要因によつて規定されるので精密に形成する事が
困難である。また、多結晶シリコンの熱酸化に於
て酸化膜は成長時に膨張するので、ゲート側面の
酸化膜を余り厚くするとゲート近傍に歪力が加わ
り好ましくない。他方薄くしたのではゲートとソ
ース・ドレイン間の耐圧が低く実用に供する事が
出来ない。

本発明は、ゲート絶縁膜の耐圧低下が少ない信
頼性の高いMOS型半導体装置を得るとともに、
所望の実効チヤンネル長が高精度に得られ、微細
MOSトランジスタを実現するのに好適な構造を
容易に製造することのできる方法を提供すること
を目的とする。

こうした目的を達成するための本発明のMOS
型半導体装置の製造方法は、半導体基板上の
MOSトランジスタ形成部にゲート絶縁膜を介し
てゲートを設けた後、上記ゲートをマスクとして
上記形成部に不純物を導入してソース、ドレイン
の一部分を形成し、上記ゲートの側面を覆う部分
の上記基板に垂直方向の膜厚がその他の部分の同
膜厚よりも厚い絶縁膜を上記形成部全面に堆積せ
しめ、上記基板にほぼ垂直にエツチング材を入射
せしめて上記形成部の絶縁膜全面を垂直方向に所
定量ドライエツチングすることにより、上記ゲー
トの側面を覆う部分の絶縁膜を絶縁膜パターンと
して残存させ、上記ゲートおよび上記絶縁膜パタ
ーンをマスクとして上記基板表面に不純物を導入
して上記ソース、ドレインの他の部分を形成する
方法である。そしてまた本発明は、半導体基板上
にゲート絶縁膜を介してゲートを設けた後、上記
ゲートの側面を覆う部分の上記基板に垂直方向の
膜厚がその他の部分の同膜厚よりも厚く不純物を
含む絶縁膜を上記基板全面に堆積せしめ、上記基
板にほぼ垂直にエツチング材を入射せしめて上記
絶縁膜全面を垂直方向に所定量ドライエツチング
することにより、上記ゲートの側面を覆う部分の
絶縁膜を絶縁膜パターンとして残存させ、上記ゲ
ートおよび上記絶縁膜パターンをマスクとして上
記基板の一部分に不純物を導入して高濃度のソー
ス、ドレイン部分を形成するとともに、上記絶縁
膜中の不純物を上記絶縁膜下の基板に拡散して浅
いソース、ドレイン部分を形成する方法である。

以下実施例により詳細に説明する。第１図は本
発明の一実施例によるMOS型電界効果トランジ
スタの作成を工程順に示したものである。例とし
てＮチヤネルについて説明する。

(A) ｐ型の（100）面を有するシリコン基板の所
望の位置に、周知の選択酸化法により素子間分
離用のフイールド酸化膜２を形成する。その後
基板１を再び酸化してMOSトランジスタ形成
部に約1000Åの厚さのゲート酸化膜３を成長せ
しめる。

(B) この上から約5000Åの厚さの多結晶シリコン
膜４を周知の気相成長法により堆積せしめ、ゲ
ートパターンを形成するためのフオトレジスト
パターン５をを写真蝕刻法により形成する。

(C) フオトレジストパターン５をマスクとして多
結晶シリコン４をエツチする。この時、フレオ
ン系のガスによるドライエツチングあるいは硝
酸−弗酸系の化学液のいづれでも良いが、多結
晶シリコン膜４のエツチング面と基板１の表面
とのなす角が出来るだけ90゜に近くなる様な条
件を選ぶ。その結果、多結晶シリコン膜４から
ゲート４′が形成されそのゲート４′の側面４′
ｂは基板１表面に対してほぼ直角をなす如く急
峻な面となる。この後次の工程に移る前に、ゲ
ート４′をマスクとしてゲート酸化膜３を選択
的に除去しても良いが、ここではそのまま残し
ておく。

(D) 第１図Ｃの状態で、ゲート４′およびフイー
ルド酸化膜２をマスクとして基板１に、砒素
A_SやアンチモンS_bの如く拡散係数の出来るだ
け小さい不純物を導入する。これには熱拡散
法、ドープトオキサイド法又はイオン注入法の
いづれでも良いが周知の如く、高精度が必要な
場合にはイオン注入法が望ましい。不純物濃度
は10¹⁹〜10²⁰cm^-3程度で、後に形成するソー
ス・ドレインの他部分の層よりもやや低濃度に
しておく。かくしてソース・ドレインの一部分
となる浅い不純物層７，８が形成される。この
状態を第１図Ｄに示す。

(E) この上から絶縁膜、例えばシリコン酸化膜６
を気相成長法により所望の膜厚を有し、図のご
とくゲート側面を覆う部分の基板に垂直方向の
膜厚が同他の部分の膜厚よりも厚くなる如く堆
積せしめる。この際、ゲート４′の上面４′ａや
ゲート酸化膜３の如き水平面上に於ける膜厚と
ゲート側面４′ｂ上に於ける膜厚が出来るだけ
異ならない条件を選ぶ方がよい。そのためには
常圧の気相成長法よりも0.1torr程度のガス圧
で行う減圧気相成長法の方がより適している。

次に、基板１表面に対してほぼ垂直にエツチ
ング材としてエツチングガス５０を入射せしめ
て酸化膜６をドライエツチングにより選択的に
除去する。この様子をゲート４′近傍のみを拡
大して第２図に示してある。ドライエツチング
としては、アルゴンイオンの如き不活性ガスの
衝突エネルギーを利用するイオン・ビームエツ
チングやスパツタリングの如き方法と、主とし
てフレオン系のガスの化学反応を利用する反応
性スパツタリングやプラズマエツチングの如き
方法とがある。前者の方法はエツチングの選択
性が少なく適用対象に限定がありまたプラズマ
エツチングではガスの運動方向に指向性がなく
エツチングは等方的に進行する。これに対して
平行な二つの電極間に試料が置かれる反応性ス
パツタリングでは、条件により基板１の表面に
ほぼ垂直にエツチングガスを入射せしめる事が
出来かつエツチングの選択性もあるので本発明
にとつて都合が良い。ガスとしてフレオンCF₄
を用い、0.01〜0.03torr程度のガス圧で、電極
上にテフロンを敷いた状態で高周波電力400W
のとき、酸化膜のエツチング速度は900Å／分
程度である。この条件の様に低いガス圧力に於
てはエツチングガスはほとんど基板表面に垂直
に入射する。従つてゲート４′の上面４′ａおよ
びゲート酸化膜３上に於ける酸化膜６の面６ａ
および６ｃにはエツチングガスが垂直に入射す
るが、ゲート４′の側面４′ｂとほぼ平行な傾斜
面６ｂはガスの入射方向と平行に近く、単位面
積当りのガスの入射量が極めて少なくエツチン
グ速度が遅い。従つて傾斜面６ｂの垂直方向へ
の後退速度が遅いので、図に於て右方へほとん
ど進まず、表面６ａ，６ｂ，６ｃの最初の形状
がほぼ保たれたまま下方へ平行移動する。エツ
チング時間の推移t₁→t₂→t₃と共に点線で示し
た如くエツチングが進行し、ゲート４′の上面
４′ａに於て酸化膜６がほぼ除去された時刻を
t₃とすると、６′で示す形状に酸化膜６が残さ
れる。時刻t₃又はそれをやや超過した時刻にド
ライエツチングを停止して、ゲート４′の側面
４′ｂおよびその近傍のゲート絶縁膜３のみを
覆う如き酸化膜の微細絶縁膜パターン６′を形
成する。かくして形成されたパターン６′の巾
Ｗはゲート側面４′ｂ上における酸化膜６の厚
さにほぼ等しい。

(F) この後、ゲート４′および絶縁膜パターン
６′をマスクとしてイオン注入法又は熱拡散法
により燐を導入してソース・ドレインの他部分
となる不純物層１７および１８を形成する。こ
の時望ましくは層１７および１８の横方向ひろ
がりl_J2が酸化膜パターン６′の巾Ｗよりも小さ
くなるよう接合深さを調節しておく。

(G) 再び酸化膜９を気相成長法により堆積せしめ
て、写真蝕刻法により所望の位置にコンタクト
開孔部２０，２１を設け、ソース・ドレイン、
ゲート電極１０，１１，１２を形成して完了す
る。

酸化膜６はゲート側面４′ｂ上に於ては、ゲー
ト上面４′ａの如き水平面上におけるよりも１〜
２割程度薄いが、その比率は酸化膜の成長条件が
一定であればほぼ定まつているので、水平面上で
の膜厚を監視することにより微細パターン６′の
巾Ｗを所望の値に制御することが出来る。第１図
Ｆで明らかな如く、ソース・ドレイン拡散層７お
よび８を形成する際に、ゲート４′の側面４′ｂが
酸化膜パターン６′により覆われているため、ゲ
ート４′直下に於てはゲート酸化膜３は直接高濃
度不純物にさらされない。また、以上の方法は、
層７，８を浅く形成できるため、ゲート４′下へ
の入り込みl_J1を極めて小さくできるとともに、不
純物の選定によりこれらを高精度に制御すること
が可能となる。L_effはほとんどL_Gにのみ依存すす
る様な一因子型でかつ高精度になる。この事は、
高密度化又は高速化するためにゲート長L_Gを短
かくした時に特に重要である。というのは、その
場合、ドレイン・ソース間耐圧のみならず、
MOS型電界効果トランジスタの重要な特性であ
る閾値V_Tも実効チヤネル長L_effに依存するから特
に高精度にL_effを得る必要があるからである。な
お、第１図Ｆに於てソース・ドレインの一部の層
１７，１８を燐不純物を導入して形成すると、こ
の時、層１７，１８と先に形成した浅い拡散層
７，８は同一導電型の不純物であるので電気的に
接続される。層１７，１８の横方向拡がりl_J2は、
酸化膜の微細パターン６′の巾Ｗよりも小さくな
る如く拡散条件を選ぶのが望ましい。浅い層７，
８もこの工程に於ける熱処理を受けるので拡散深
さが増すが、その不純物の拡散係数が小さいの
で、ゲート４′の下への拡がりl_J1は第１図下に示
すごとくきわめて小さい。この場合L_effは次式で
表わされる。

L_eff＝L_G−2l_J1 (3) ここでl_J1は極めて小さく出来るので、L_effはほ
とんどL_Gで決まる。ソース、ドレイン層１７，
１８の接合深さx_Jはl_J2を出来るだけＷに近づける
事により、電極形成時の合金反応を防止出来る程
度に深くすることは可能である。上記の説明に於
ては、酸化膜６を堆積せしめる以前に浅い層７，
８が形成される方法を用いたが、他の方法も可能
である。例えば、酸化膜６として、少くとも一部
に於て砒素を含むドープトオキサイドを用いても
良い。その場合、浅い層７，８は、ソース、ドレ
イン層１７，１８の形成時に同時に形成される。
また上記の方法に於てはソース、ドレイン層１
７，１８を燐で、浅い層７，８を砒素やアンチモ
ンの如く燐よりも拡散係数の小さい不純物で形成
するのが望ましいが、拡散係数には濃度依存性が
あり、低濃度になる程拡散係数が小さくなること
を利用して、いずれの層も同一不純物で形成して
も良い。その場合は、例えば浅い層７，８の不純
物濃度を10¹⁸〜10¹⁹cm^-3になる如く制御し、他方
ソース・ドレイン層１７，１８の方は10²⁰〜10²¹
cm^-3程度の高濃度にする。例えば燐を用いた場
合、この様に濃度を変えることにより拡散係数を
４〜６倍変化させられ、従つて接合深さを２倍以
上変えることが出来る。

第３図に本発明のさらに他の一実施例を示す。

(A) 第１図Ｂで多結晶シリコン４を堆積せしめた
上からさらに酸化膜の如き第１の絶縁膜１４を
堆積せしめ、その後フオトレジストパターン５
を形成する。

(B) レジストパターン５をマスクとして第１の絶
縁膜をエツチし、そのまま続けて又は一旦レジ
ストパターン５を除去して多結晶シリコン４の
エツチングを行ないゲート４′およびその上面
を覆う第１の絶縁膜１４を形成する。この時ゲ
ート酸化膜３のエツチングも行ない基板１の表
面を露出せしめる。

(C) この後、後で形成するソース、ドレイン拡散
層と同一導電型の不純物を含む第２の絶縁膜を
全面に堆積せしめ、第１図Ｄ，Ｅの工程同様
に、ゲート４′側面を覆う第２の絶縁膜６′を形
成する。なお第２の絶縁膜６′のすべてに不純
物が添加されている必要はなく基板１表面近
傍、すなわち膜の堆積の初期、例えばはじめの
0.1μのみに添加されていれば十分である。

(D) 次にコンタクト形成に必要な程度に高濃度の
ソース、ドレイン層１７，１８を形成する。こ
の時の熱処理により、第２の絶縁膜６′下の領
域にその膜中の不純物が拡散されて浅いソー
ス・ドレイン層７，８が形成される。この時ソ
ース、ドレイン層１７，１８の深さは、ゲート
４′直下の領域には達しない様に、第２の絶縁
膜６′の巾Ｗよりやや小さくしておく。そうす
る事により第１図Ｆに示した構造と同様の構造
が得られる。

(E) ゲート４′へのコンタクト開孔部はソース、
ドレイン層１７，１８からやや離れた領域に形
成されるものとして、第３図ではソース、ドレ
イン電極１０，１１のみが示してある。ゲート
４′は上面および側面に於て絶縁膜１４′，６′
に完全に覆われているため、この図の如くソー
ス、ドレイン電極１０，１１がゲート４′上へ
延在していてもゲートとソース又はドレイン間
が短絡する事はない。この実施例に於ては、コ
ンタクト開孔部２０，２１の一辺が絶縁膜６′
により構成されている。このため第１図Ｇの如
く写真蝕刻法によつてコンタクト開孔部２０，
２１を形成する際のマスク合せ誤差を見込んで
おく必要がないので素子寸法がソース、ドレイ
ン方向に於てより短縮される。ゲート４′への
コンタクト形成については同様であるので素子
形成に必要な基板１の面積が減少することにな
り、この実施例は半導体装置の高密度化に特に
有効である。

なおゲート側面の絶縁膜６としては不純物を含
む絶縁膜以外は酸化膜のみならず窒化膜その他の
絶縁膜が適宜使用可能である。さて、以上のよう
に、ソース、ドレインの一部の層１７，１８は電
極配線と良好なコンタクトを形成するため高濃度
であるが、本発明に於てはゲートパターン側面に
絶縁膜のマスクが形成された構成になつているの
で、ゲート直下のゲート絶縁膜はその高濃度不純
物に直接さらされることがない。従つてゲート絶
縁膜の耐圧が、膜本来の値に維持される。MOS
型半導体装置に於ける故障原因の大きな割合をゲ
ート絶縁膜の耐圧不良が占めているので、本発明
はMOS型半導体装置の良品率、信頼性の向上に
寄与する。

また本発明によれば、ゲート側面の絶縁膜パタ
ーン６′により、ソース、ドレイン不純物層の接
合深さx_Jを電極配線とのコンタクト形成にとつて
望ましい程度に深く形成しつつ、ゲート直下内へ
は浅いソース・ドレイン層を形成するためその横
方向拡がりを十分小さく出来る。それにより実効
チヤネル長L_effはほとんどゲート長L_Gにのみに確
実に依存させることができるので、ゲートパター
ンを高精度に形成することにより、所望の実効短
チヤネル長が高精度で得られる。MOS型半導体
装置の諸特性は実効チヤネル長に依存しているの
で、素子間の特性を揃えることが容易になり、設
計値通りの特性が得やすくなり製造工適の良品率
が向上する。この効果は、高密度化するために寸
法を微細化してゲート長が短かくなつた場合に特
に重要である。さらに本発明は、ゲート側面の絶
縁膜パターン直下近傍に浅い層を形成することに
より、ゲート直下へのソース・ドレイン層の拡が
りをより精密に制御して、さらに高精度の実効チ
ヤネル長形成が可能である。しかも、これらの効
果をもたらしたゲート側面の近傍を覆う絶縁膜の
微細パターンの形成は自己整合的で特別のマスク
を追加することなくなされる。それもMOSトラ
ンジスタ形成部全面に絶縁膜を堆積せしめたの
ち、基板表面に垂直に入射するエツチングガスで
ドライエツチングを行うだけで良く、極めて簡便
かつ制御性の良い方法である。

また、ゲート側面の絶縁膜パターンの巾Ｗはそ
の絶縁膜の厚さにほぼ等しく形成されるので膜厚
の制御によりその巾が高精度に得られる。この本
発明の構成では多結晶シリコンの熱酸化を行う必
要がないので、熱酸化膜の成長に伴う膜の膨張に
よる歪みの発生あるいはゲート耐圧の低下などの
従来の欠点はない。さらに、ゲート側面を覆う絶
縁膜として不純物を含む絶縁膜以外は酸化膜のみ
ならず窒化膜も用いることが出来るのでアルカ
リ、イオンその他の外部汚染のゲート絶縁膜への
浸入が防止され特性の安定化に有効である。さら
に本発明においては、ゲート側面の上記絶縁膜パ
ターン直下近傍に形成されるソース・ドレイン層
をソース・ドレインの他の部分より低濃度とする
構造を容易かつ高精度に得ることができ、短チヤ
ンネル微細MOSトランジスタの実現が容易とな
る。

以上の様に本発明は短チヤネルMOS型半導体
装置の種々の問題を解決し微細パターンを有する
高密度半導体集積回路装置の実現に産業上の価値
の極めて高いものである。

【図面の簡単な説明】

第１図Ａ〜Ｇは本発明の一実施例にかかる
MOSトランジスタの製造工程図、第２図は第１
図における要部工程の拡大断面図、第３図Ａ〜Ｅ
は本発明のさらに他の実施例の工程図である。１…Ｐ型シリコン基板、３…ゲート酸化膜、４
…多結晶シリコン膜、４′…ゲート、４′ｂ…ゲー
トの側面、６…気相成長シリコン酸化膜、６′…
微細絶縁膜パターン、１７，１８…ソース、ドレ
インの一部の層、１０，１１，１２…ソース、ド
レイン、ゲート電極、７，８…ソース・ドレイン
の浅い層、１４…絶縁膜、２０，２１…コンタク
ト開孔部、５０…エツチングガス。

Claims

【特許請求の範囲】１半導体基板上にゲート絶縁膜を介してゲート
を設けた後、上記ゲートをマスクとして上記基板
に不純物を導入してソース、ドレインの一部分を
形成し、上記ゲートの側面を覆う部分の上記基板
に垂直方向の膜厚がその他の部分の同膜厚よりも
厚い絶縁膜を上記基板全面に堆積せしめ、上記基
板にほぼ垂直にエツチング材を入射せしめて上記
絶縁膜全面を垂直方向に所定量ドライエツチング
することにより、上記ゲートの側面を覆う部分の
絶縁膜を絶縁膜パターンとして残存させ、上記ゲ
ートおよび上記絶縁膜パターンをマスクとして上
記基板表面に不純物を導入して上記ソース、ドレ
インの他の部分を形成することを特徴とする
MOS型半導体装置の製造方法。２他の部分をゲート直下の領域に達しないよう
に形成することを特徴とする特許請求の範囲第１
項記載のMOS型半導体装置の製造方法。３他の部分形成用不純物として一部分形成用不
純物と同一のものを用いることを特徴とする特許
請求の範囲第１項記載のMOS型半導体装置の製
造方法。４他の部分形成用不純物として一部分形成用不
純物よりも拡散係数の大きいものを用いることを
特徴とする特許請求の範囲第１項記載のMOS型
半導体装置の製造方法。５半導体基板上にゲート絶縁膜を介してゲート
を設けた後、上記ゲートの側面を覆う部分の上記
基板に垂直方向の膜厚がその他の部分の同膜厚よ
りも厚く不純物を含む絶縁膜を上記基板全面に堆
積せしめ、上記基板にほぼ垂直にエツチング材を
入射せしめて上記絶縁膜全面を垂直方向に所定量
ドライエツチングすることにより、上記ゲートの
側面を覆う部分の絶縁膜を絶縁膜パターンとして
残存させ、上記ゲートおよび上記絶縁膜パターン
をマスクとして上記基板の一部分に不純物を導入
して高濃度のソース、ドレイン部分を形成すると
ともに、上記絶縁膜中の不純物を上記絶縁膜下の
基板に拡散して浅いソース、ドレイン部分を形成
することを特徴とするMOS型半導体装置の製造
方法。