JPS6134255B2 - - Google Patents
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- JPS6134255B2 JPS6134255B2 JP10754376A JP10754376A JPS6134255B2 JP S6134255 B2 JPS6134255 B2 JP S6134255B2 JP 10754376 A JP10754376 A JP 10754376A JP 10754376 A JP10754376 A JP 10754376A JP S6134255 B2 JPS6134255 B2 JP S6134255B2
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
この発明は半導体集積回路の製造方法に関し、
とくに高速動作を行う絶縁ゲート型集積回路の製
造方法に関するものである。
とくに高速動作を行う絶縁ゲート型集積回路の製
造方法に関するものである。
シリコンゲート技術を用いた絶縁ゲート型集積
回路（以下MIS−ICという）は広く使われている
が、この技術によれば多結晶シリコンをゲート電
極として用いゲート電極と逆導電型予定領域とに
同時に不純物導入を行なうことによつて自己整合
で逆導電型領域を形成する。MIS−ICの特性向上
のために、短チヤンネル技術が採用されると、逆
導電型領域は接合深さが従来の約２μｍ程度から
0.2μｍ程度まで浅く形成されるようになり、
又、同時に導入される不純物濃度が低下する傾向
がある。しかし乍ら多結晶シリコンのゲート電極
は一部が集積回路内の配線として用いられるた
め、不純物濃度の低下はこの配線における信号伝
播速度を遅延させることになり、高速動作が制限
されることになる。このような問題点はシリコ
ン・ゲート技術によるMIS−ICに限らず、多結晶
シリコン層を電極または配線として用いた一般の
集積回路にも存する。
回路（以下MIS−ICという）は広く使われている
が、この技術によれば多結晶シリコンをゲート電
極として用いゲート電極と逆導電型予定領域とに
同時に不純物導入を行なうことによつて自己整合
で逆導電型領域を形成する。MIS−ICの特性向上
のために、短チヤンネル技術が採用されると、逆
導電型領域は接合深さが従来の約２μｍ程度から
0.2μｍ程度まで浅く形成されるようになり、
又、同時に導入される不純物濃度が低下する傾向
がある。しかし乍ら多結晶シリコンのゲート電極
は一部が集積回路内の配線として用いられるた
め、不純物濃度の低下はこの配線における信号伝
播速度を遅延させることになり、高速動作が制限
されることになる。このような問題点はシリコ
ン・ゲート技術によるMIS−ICに限らず、多結晶
シリコン層を電極または配線として用いた一般の
集積回路にも存する。
従つてこの発明の目的は、高速動作を実現する
MIS−ICの製造方法を提供することにある。
MIS−ICの製造方法を提供することにある。
この発明の特徴は一導電型の単結晶半導体基板
上に絶縁膜を介して多結晶半導体層を形成する工
程と、該多結晶半導体層の所定部上にマスク層を
形成する工程と、該マスク層をマスクとして該所
定部以外の該多結晶半導体層の部分に不純物を導
入する工程と、該マスク層をマスクとして該多結
晶半導体層の不純物が導入された部分を除去する
工程と、該マスク層をマスクとして熱処理を行う
ことによつて該多結晶半導体層の所定部の側面に
隣接しかつその高さが該所定部の上面より低い前
記単結晶半導体基板熱酸化膜を形成する工程と、
該マスク層を除去し該多結晶半導体層の所定部の
少くとも上面に硅化物を形成する工程とを含むこ
とを特徴とする半導体集積回路の製造方法にあ
る。この側面の熱酸化膜は厚く成長させることが
できるからマスク層が酸化膜の場合でも両熱酸化
膜を均一の厚さに除去することによつて多結晶半
導体表面を選択的に露呈させ、この露呈部に硅化
物を自己整合形成することができる。
上に絶縁膜を介して多結晶半導体層を形成する工
程と、該多結晶半導体層の所定部上にマスク層を
形成する工程と、該マスク層をマスクとして該所
定部以外の該多結晶半導体層の部分に不純物を導
入する工程と、該マスク層をマスクとして該多結
晶半導体層の不純物が導入された部分を除去する
工程と、該マスク層をマスクとして熱処理を行う
ことによつて該多結晶半導体層の所定部の側面に
隣接しかつその高さが該所定部の上面より低い前
記単結晶半導体基板熱酸化膜を形成する工程と、
該マスク層を除去し該多結晶半導体層の所定部の
少くとも上面に硅化物を形成する工程とを含むこ
とを特徴とする半導体集積回路の製造方法にあ
る。この側面の熱酸化膜は厚く成長させることが
できるからマスク層が酸化膜の場合でも両熱酸化
膜を均一の厚さに除去することによつて多結晶半
導体表面を選択的に露呈させ、この露呈部に硅化
物を自己整合形成することができる。
本発明のように多結晶半導体を電極および配線
の両方または一方として選択的に設けるには、ま
ず全面に多結晶半導体層を均一の厚さに設け、電
極およびまたは配線として残すべき部分に適当な
マスクを設けこのマスク用いて他の部分に不純物
をドーブさせ、マスクを用いて不純物の多くドー
ブされた部分をエツチング除去して電極およびま
たは配線部分を残す方法によることにより、この
ように不純物濃度差を利用すると高精度に多結晶
半導体を加工することができる。
の両方または一方として選択的に設けるには、ま
ず全面に多結晶半導体層を均一の厚さに設け、電
極およびまたは配線として残すべき部分に適当な
マスクを設けこのマスク用いて他の部分に不純物
をドーブさせ、マスクを用いて不純物の多くドー
ブされた部分をエツチング除去して電極およびま
たは配線部分を残す方法によることにより、この
ように不純物濃度差を利用すると高精度に多結晶
半導体を加工することができる。
この発明により得られた半導体集積回路は、多
結晶半導体と金属とを合金化するため、この合金
化された多結晶半導体の抵抗が著じるしく低くな
るため、信号伝播速度を遅延させない高精度信号
配線が得られる。
結晶半導体と金属とを合金化するため、この合金
化された多結晶半導体の抵抗が著じるしく低くな
るため、信号伝播速度を遅延させない高精度信号
配線が得られる。
又、ゲート電極、配線の多結晶半導体の側面に
は単結晶半導体の熱酸化膜が被着している。した
がつて、単結晶半導体の熱酸化膜は多結晶半導体
の熱酸化膜と異なり凹凸が小であるから、この膜
上の未反応の白金等が容易にかつ確実に除去でき
る。さらにこの単結晶半導体の熱酸化膜は単結晶
半導体の上面より若干低く形成されている。した
がつてこの多結晶半導体の上面全体にわたつて硅
化物が形成できる。一方、この熱酸化膜が全くな
いと硅化物が多結晶半導体の全側面に形成され、
微細パターンがくずれる恐れがあり、又、基板の
ソース・ドレイン領域との短絡現象も発生する懸
念を生じる。
は単結晶半導体の熱酸化膜が被着している。した
がつて、単結晶半導体の熱酸化膜は多結晶半導体
の熱酸化膜と異なり凹凸が小であるから、この膜
上の未反応の白金等が容易にかつ確実に除去でき
る。さらにこの単結晶半導体の熱酸化膜は単結晶
半導体の上面より若干低く形成されている。した
がつてこの多結晶半導体の上面全体にわたつて硅
化物が形成できる。一方、この熱酸化膜が全くな
いと硅化物が多結晶半導体の全側面に形成され、
微細パターンがくずれる恐れがあり、又、基板の
ソース・ドレイン領域との短絡現象も発生する懸
念を生じる。
次に図面を参照して本発明の実施例を説明す
る。
る。
第１図は本発明の第１の実施例の主たる工程に
おける断面図である。はじめに第１図ａに示すよ
うにｐ型硅素単結晶基板１０１に窒化硅素膜を用
いた公知の選択酸化法によつて活性領域と不活性
領域とを形成し、不活性領域にはp+拡散層１０
２と厚い二酸化硅素膜１０３を活性領域には約
1000Å程度のゲート酸化膜１０４を形成する。そ
の後第１図ｂに示すように多結晶硅素膜１０６を
約0.5μｍ成長させ、引き続き1000℃で熱酸化
し、多結晶硅素膜１０６の表面に二酸化硅素膜を
約1000Å程度形成し、さらに写真蝕刻法によつて
二酸化硅素膜１０５を部分的に残して他をエツチ
ング除去する。次にこの二酸化硅素膜１０５をマ
スクとして多結晶硅素中にリンを拡散した後に、
第１図ｃに示すように多結晶硅素膜１０６を選択
的にエツチング除去する。このとき多結晶硅素中
のリンの濃度差によつて多結晶硅素のエツチング
速度が10〜100倍程度異なることを利用して行な
う。即ち予め二酸化硅素膜１０５で覆われた多結
晶硅素１０６を高精度に加工することができる。
露出している薄い二酸化硅素膜１０４を除去し、
第１図ｄに示すようにソース領域１０７及びドレ
イン領域１０８中に1000℃の雰囲気でリンを拡散
し、引き続き900℃スチーム雰囲気で30分の熱酸
化を行なう。この結果1020〜1021cm-3の高濃度リ
ンを含むソース及びドレイン領域上には約4000Å
の比較的厚い二酸化硅素膜１１０，１１１が成長
し、信号配線として加工された多結晶硅素１０６
の上面には1300Å程度の比較的薄い二酸化硅素膜
１０９が形成される。その後基板全面を二酸化硅
素膜１０９が完全にエツチングされるまで弗酸水
溶液中に浸漬する。このエツチング工程でソース
及びドレイン領域上の二酸化硅素膜１１０，１１
１は2000Å程度残留せしめる。その後、第１図ｅ
に示すように白金１１２を約500Å程度基板表面
に均一に蒸着し、600℃で熱処理して多結晶硅素
１０６を合金化させ、白金シリサイド１０７を形
成させる（第１図ｆ）。次にゲート領域以外の領
域の白金１１３を王水でエツチング除去し、気相
成長によつて二酸化硅素膜１０８を約0.5μｍ成
長する。なお白金をエツチングする際、王水を使
用したが、白金と白金シリサイドとはエツチング
速度が異なり、白金がより早くエツチング除去さ
れ、白金シリサイドは残留する。次に通常行なわ
れている方法でソース、ドレイン、ゲート領域上
の二酸化硅素膜に各々所定の開孔を施し、アルミ
ニウム配線１１４，１１５，１１６を行つて完成
する。その図を第１図ｇに示した。
おける断面図である。はじめに第１図ａに示すよ
うにｐ型硅素単結晶基板１０１に窒化硅素膜を用
いた公知の選択酸化法によつて活性領域と不活性
領域とを形成し、不活性領域にはp+拡散層１０
２と厚い二酸化硅素膜１０３を活性領域には約
1000Å程度のゲート酸化膜１０４を形成する。そ
の後第１図ｂに示すように多結晶硅素膜１０６を
約0.5μｍ成長させ、引き続き1000℃で熱酸化
し、多結晶硅素膜１０６の表面に二酸化硅素膜を
約1000Å程度形成し、さらに写真蝕刻法によつて
二酸化硅素膜１０５を部分的に残して他をエツチ
ング除去する。次にこの二酸化硅素膜１０５をマ
スクとして多結晶硅素中にリンを拡散した後に、
第１図ｃに示すように多結晶硅素膜１０６を選択
的にエツチング除去する。このとき多結晶硅素中
のリンの濃度差によつて多結晶硅素のエツチング
速度が10〜100倍程度異なることを利用して行な
う。即ち予め二酸化硅素膜１０５で覆われた多結
晶硅素１０６を高精度に加工することができる。
露出している薄い二酸化硅素膜１０４を除去し、
第１図ｄに示すようにソース領域１０７及びドレ
イン領域１０８中に1000℃の雰囲気でリンを拡散
し、引き続き900℃スチーム雰囲気で30分の熱酸
化を行なう。この結果1020〜1021cm-3の高濃度リ
ンを含むソース及びドレイン領域上には約4000Å
の比較的厚い二酸化硅素膜１１０，１１１が成長
し、信号配線として加工された多結晶硅素１０６
の上面には1300Å程度の比較的薄い二酸化硅素膜
１０９が形成される。その後基板全面を二酸化硅
素膜１０９が完全にエツチングされるまで弗酸水
溶液中に浸漬する。このエツチング工程でソース
及びドレイン領域上の二酸化硅素膜１１０，１１
１は2000Å程度残留せしめる。その後、第１図ｅ
に示すように白金１１２を約500Å程度基板表面
に均一に蒸着し、600℃で熱処理して多結晶硅素
１０６を合金化させ、白金シリサイド１０７を形
成させる（第１図ｆ）。次にゲート領域以外の領
域の白金１１３を王水でエツチング除去し、気相
成長によつて二酸化硅素膜１０８を約0.5μｍ成
長する。なお白金をエツチングする際、王水を使
用したが、白金と白金シリサイドとはエツチング
速度が異なり、白金がより早くエツチング除去さ
れ、白金シリサイドは残留する。次に通常行なわ
れている方法でソース、ドレイン、ゲート領域上
の二酸化硅素膜に各々所定の開孔を施し、アルミ
ニウム配線１１４，１１５，１１６を行つて完成
する。その図を第１図ｇに示した。
第２図は本発明の第２の実施例を説明するため
の断面図である。はじめにｐ型硅素単結晶基板２
０１を選択酸化法を用いて活性領域と不活性領域
とに分ける。この工程によつて不活性領域にp+
拡散層２０２と厚い二酸化硅素２０３とが形成さ
れ、その後第２図ａに示すように活性領域約1000
Åの二酸化硅素膜２０４を形成し、引き続き多結
晶硅素膜２０５を約0.5μｍ成長、さらにその上
に窒化硅素膜２０６を約1000Åを成長させる。こ
の窒化硅素膜２０６を選択的にエツチング除去す
るためにエツチングマスクとして二酸化硅素膜２
０７を写真蝕刻によつて選択的に形成し、窒化硅
素膜２０６をエツチングする。その後リンを1000
℃で拡散した後、窒化硅素膜２０７下の多結晶硅
素膜２０８を残して多結晶硅素膜２０５をエツチ
ング除去する。この方法によつて先に第１の実施
例で述べた如く、高精度の多結晶硅素パターンを
得ることができる。
の断面図である。はじめにｐ型硅素単結晶基板２
０１を選択酸化法を用いて活性領域と不活性領域
とに分ける。この工程によつて不活性領域にp+
拡散層２０２と厚い二酸化硅素２０３とが形成さ
れ、その後第２図ａに示すように活性領域約1000
Åの二酸化硅素膜２０４を形成し、引き続き多結
晶硅素膜２０５を約0.5μｍ成長、さらにその上
に窒化硅素膜２０６を約1000Åを成長させる。こ
の窒化硅素膜２０６を選択的にエツチング除去す
るためにエツチングマスクとして二酸化硅素膜２
０７を写真蝕刻によつて選択的に形成し、窒化硅
素膜２０６をエツチングする。その後リンを1000
℃で拡散した後、窒化硅素膜２０７下の多結晶硅
素膜２０８を残して多結晶硅素膜２０５をエツチ
ング除去する。この方法によつて先に第１の実施
例で述べた如く、高精度の多結晶硅素パターンを
得ることができる。
次に第２図ｂに示すように弗酸水溶液によつて
窒化硅素膜上の二酸化硅素膜２０７とソース及び
ドレイン領域上の二酸化硅素膜２０４とを均一に
エツチング除去する。その後第２図ｃに示す如く
ソース及びドレイン領域にリンを900℃で拡散し
引き続き押込み酸化によつてｎ型拡散層２０９，
２１０とその上の二酸化硅素膜２１１，２１２を
形成する。この膜２１１，２１２の高さ、すなわ
ち上表面は図から明らかのように多結晶硅素膜２
０８の上表面よりも若干低くなつている。次に第
２図ｄに示すように窒化硅素膜２０６を熱リン酸
によつてエツチング除去し、二酸化硅素膜２０８
の表面を露出して層抵抗20Ω／□程度のリン拡散
を900℃で行い、しかるのち白金２１４を基板表
面に約500Å程度均一に蒸着する。引き続いて600
℃で窒素中にて熱処理を行うことにより、白金２
１４と高濃度にリンを含有する多結晶硅素膜２０
８との接触部分に、１〜３Ωcmの低抵抗の白金シ
リサイド２１５を形成する。次に60〜70℃の王水
もしくはフレオンガスの分圧が約0.2Torr中で出
力300ワツトのプラズマ処理を行い、白金をエツ
チング除去する。このとき白金シリサイドのエツ
チング速度は白金よりも十分遅いため白金のみエ
ツチングでき、ゲート部分の白金シリサイドは残
留する。その後第１の実施例と同様に所定の開孔
を施し、アルミニウム配線２１６，２１７，２１
８を行なつて第２図ｅに示すように絶縁ゲート型
電界効果トランジスタを完成する。
窒化硅素膜上の二酸化硅素膜２０７とソース及び
ドレイン領域上の二酸化硅素膜２０４とを均一に
エツチング除去する。その後第２図ｃに示す如く
ソース及びドレイン領域にリンを900℃で拡散し
引き続き押込み酸化によつてｎ型拡散層２０９，
２１０とその上の二酸化硅素膜２１１，２１２を
形成する。この膜２１１，２１２の高さ、すなわ
ち上表面は図から明らかのように多結晶硅素膜２
０８の上表面よりも若干低くなつている。次に第
２図ｄに示すように窒化硅素膜２０６を熱リン酸
によつてエツチング除去し、二酸化硅素膜２０８
の表面を露出して層抵抗20Ω／□程度のリン拡散
を900℃で行い、しかるのち白金２１４を基板表
面に約500Å程度均一に蒸着する。引き続いて600
℃で窒素中にて熱処理を行うことにより、白金２
１４と高濃度にリンを含有する多結晶硅素膜２０
８との接触部分に、１〜３Ωcmの低抵抗の白金シ
リサイド２１５を形成する。次に60〜70℃の王水
もしくはフレオンガスの分圧が約0.2Torr中で出
力300ワツトのプラズマ処理を行い、白金をエツ
チング除去する。このとき白金シリサイドのエツ
チング速度は白金よりも十分遅いため白金のみエ
ツチングでき、ゲート部分の白金シリサイドは残
留する。その後第１の実施例と同様に所定の開孔
を施し、アルミニウム配線２１６，２１７，２１
８を行なつて第２図ｅに示すように絶縁ゲート型
電界効果トランジスタを完成する。
第１及び第２の実施例によつて得られる効果と
しては、先に一般的な効果として述べたように短
チヤンネルでしかも多結晶硅素膜の抵抗の低い集
積回路を形成できることである。即ち従来の方法
と比べた場合多結晶硅素膜の抵抗を10〜20倍低下
させることができ、従つて信号伝達速度も10〜20
倍にすることが可能となつた。
しては、先に一般的な効果として述べたように短
チヤンネルでしかも多結晶硅素膜の抵抗の低い集
積回路を形成できることである。即ち従来の方法
と比べた場合多結晶硅素膜の抵抗を10〜20倍低下
させることができ、従つて信号伝達速度も10〜20
倍にすることが可能となつた。
第１図ａ〜ｇおよび第２図ａ〜ｅはそれぞれ本
発明の第１および第２の主要工程における断面図
である。 図中１０１，２０１はシリコン基板、１０２，
２０２はp+拡散層、１０３，１０４，１０５，
１０９，１１０，１１１，１１３，２０３，２０
４，２０９，２０７，２１２，２１３は二酸化硅
素膜、１０６，２０６は多結晶硅素、１１２，２
１４は白金膜、１０７，２１５は白金シリサイド
１１４，１１５，１１６，２１６，２１７，２１
８はアルミニウム膜である。
発明の第１および第２の主要工程における断面図
である。 図中１０１，２０１はシリコン基板、１０２，
２０２はp+拡散層、１０３，１０４，１０５，
１０９，１１０，１１１，１１３，２０３，２０
４，２０９，２０７，２１２，２１３は二酸化硅
素膜、１０６，２０６は多結晶硅素、１１２，２
１４は白金膜、１０７，２１５は白金シリサイド
１１４，１１５，１１６，２１６，２１７，２１
８はアルミニウム膜である。
Claims (1)
- １ 一導電型の単結晶半導体基板上に絶縁膜を介
して多結晶半導体層を形成する工程と、該多結晶
半導体層の所定部上にマスク層を形成する工程
と、該マスク層をマスクとして該所定部以外の該
多結晶半導体層の部分にエツチング速度を早める
ような不純物を導入する工程と、該マスク層をマ
スクとして該多結晶半導体層の該不純物が導入さ
れた部分をエツチング除去する工程と、該マスク
層をマスクとして熱処理を行うことによつて該多
結晶半導体層の所定部の個所に隣接しかつその高
さが該所定部の上面よりも低い前記単結晶半導体
基板の熱酸化膜を形成する工程と、該マスク層を
除去し該多結晶半導体層の所定部の少くとも上面
に金属硅化物を形成する工程とを含むことを特徴
とする半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10754376A JPS5333077A (en) | 1976-09-08 | 1976-09-08 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10754376A JPS5333077A (en) | 1976-09-08 | 1976-09-08 | Semiconductor integrated circuit |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59094201A Division JPS6016470A (ja) | 1984-05-11 | 1984-05-11 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5333077A JPS5333077A (en) | 1978-03-28 |
| JPS6134255B2 true JPS6134255B2 (ja) | 1986-08-06 |
Family
ID=14461843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10754376A Granted JPS5333077A (en) | 1976-09-08 | 1976-09-08 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5333077A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS568846A (en) * | 1979-07-03 | 1981-01-29 | Nec Corp | Semiconductor integrated circuit |
| JPS57167660A (en) * | 1981-03-30 | 1982-10-15 | Fujitsu Ltd | Forming method for high-melting point metallic silicide layer |
| US4545116A (en) * | 1983-05-06 | 1985-10-08 | Texas Instruments Incorporated | Method of forming a titanium disilicide |
-
1976
- 1976-09-08 JP JP10754376A patent/JPS5333077A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5333077A (en) | 1978-03-28 |
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