JPH0465531B2 - - Google Patents
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- JPH0465531B2 JPH0465531B2 JP2206100A JP20610090A JPH0465531B2 JP H0465531 B2 JPH0465531 B2 JP H0465531B2 JP 2206100 A JP2206100 A JP 2206100A JP 20610090 A JP20610090 A JP 20610090A JP H0465531 B2 JPH0465531 B2 JP H0465531B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- insulating film
- source
- substrate
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】
本発明はMOS型半導体装置の製造方法に関し、
シリコン・ゲートの如き自己整合プロセスのより
改善された方法およびそれに基づく新規な構造を
提供することを目的としたものである。
シリコン・ゲートの如き自己整合プロセスのより
改善された方法およびそれに基づく新規な構造を
提供することを目的としたものである。
通常の自己整合プロセスに於ては、半導体基板
上にゲート絶縁膜を介して例えば多結晶シリコン
のゲートパターンを形成し、そのゲートパターン
そのものを拡散マスクとして不純物を導入してソ
ース・ドレイン拡散層を形成する。その際、ゲー
ト絶縁膜の上面は多結晶シリコンに覆われている
がその側面は高濃度の不純物にさらされる。この
ためゲート絶縁膜の耐圧低下がもたらされること
が知られている。これを避けるには拡散層の濃度
を下げればよいが、そうすると抵抗の増大の如き
他の問題をひきおこす。
上にゲート絶縁膜を介して例えば多結晶シリコン
のゲートパターンを形成し、そのゲートパターン
そのものを拡散マスクとして不純物を導入してソ
ース・ドレイン拡散層を形成する。その際、ゲー
ト絶縁膜の上面は多結晶シリコンに覆われている
がその側面は高濃度の不純物にさらされる。この
ためゲート絶縁膜の耐圧低下がもたらされること
が知られている。これを避けるには拡散層の濃度
を下げればよいが、そうすると抵抗の増大の如き
他の問題をひきおこす。
ソース・ドレイン方向のゲートパターンの巾、
すなわちゲート長をLGとし、ソース・ドレイン
拡散層の横方向ひろがりをlJとすると、ソース・
ドレイン間の実効チヤネル長Leffは次式で表わさ
れる。
すなわちゲート長をLGとし、ソース・ドレイン
拡散層の横方向ひろがりをlJとすると、ソース・
ドレイン間の実効チヤネル長Leffは次式で表わさ
れる。
Leff＝LG−２・lJ (1)
MOS型電界効果トランジスタの特性は実効チ
ヤネル長Leffにより規定されるのは云うまでもな
く、特性を揃えるためには高精度に実効チヤネル
長を形成する必要がある。そのためには、出来る
だけ少数の因子で実効チヤネル長が決められる様
な構造や製造方法が好ましい。式(1)は、Leffが二
ケの因子LG、lJに依存している事を意味している
が、lJを小さくすることによりその寄与を少なく
してほとんどLGのみに依存する様な一因子型に
する方が良い。しかしソース・ドレイン拡散層を
浅くすると電極配線のつき抜けが起こり、拡散層
−基板間が短絡する。そこで、ゲート近傍に於て
は浅く、電極配線とのコンタクト形成領域では深
くソース・ドレイン拡散層を形成する方法がとら
れている。しかしそのためにはフオトマスク（ガ
ラス乾板）が１枚余分に必要であり、深い拡散層
とゲートとの相対位置がマスク合せにより決まる
のでマスク設計上寸法に余裕を取つておかねばな
らず、高密度化に適さなくなる。
ヤネル長Leffにより規定されるのは云うまでもな
く、特性を揃えるためには高精度に実効チヤネル
長を形成する必要がある。そのためには、出来る
だけ少数の因子で実効チヤネル長が決められる様
な構造や製造方法が好ましい。式(1)は、Leffが二
ケの因子LG、lJに依存している事を意味している
が、lJを小さくすることによりその寄与を少なく
してほとんどLGのみに依存する様な一因子型に
する方が良い。しかしソース・ドレイン拡散層を
浅くすると電極配線のつき抜けが起こり、拡散層
−基板間が短絡する。そこで、ゲート近傍に於て
は浅く、電極配線とのコンタクト形成領域では深
くソース・ドレイン拡散層を形成する方法がとら
れている。しかしそのためにはフオトマスク（ガ
ラス乾板）が１枚余分に必要であり、深い拡散層
とゲートとの相対位置がマスク合せにより決まる
のでマスク設計上寸法に余裕を取つておかねばな
らず、高密度化に適さなくなる。
これに対して従来提案されている解決法の一つ
に、多結晶シリコンゲートのパターンを形成した
のち、全面に熱酸化膜を成長せしめ、多結晶シリ
コン上の方が単結晶基板上よりも酸化膜が厚く成
長することを利用する方法が特開昭52−22481号
に示されている。
に、多結晶シリコンゲートのパターンを形成した
のち、全面に熱酸化膜を成長せしめ、多結晶シリ
コン上の方が単結晶基板上よりも酸化膜が厚く成
長することを利用する方法が特開昭52−22481号
に示されている。
この方法は基板上の酸化膜を弗化水素溶液でエ
ツチし除去した時点でエツチングを停止すること
により、多結晶シリコンゲート上にのみ酸化膜を
残すことが出来る。かくしてゲートの側面を酸化
膜で覆い、ゲート直下のゲート絶縁膜が高濃度不
純物に直接さらされることから保護することが出
来る。しかしこの場合、ゲート側面の酸化膜の厚
みは、酸化膜の成長条件とエツチング条件の二つ
の要因によつて規定されるので精密に形成する事
が困難である。また、多結晶シリコンの熱酸化に
於て酸化膜は成長時に膨張するので、ゲート側面
の酸化膜を余り厚くするとゲート近傍に歪力が加
わり好ましくない。他方薄くしたのではゲートと
ソース・ドレイン間の耐圧が低く実用に供する事
が出来ない。
ツチし除去した時点でエツチングを停止すること
により、多結晶シリコンゲート上にのみ酸化膜を
残すことが出来る。かくしてゲートの側面を酸化
膜で覆い、ゲート直下のゲート絶縁膜が高濃度不
純物に直接さらされることから保護することが出
来る。しかしこの場合、ゲート側面の酸化膜の厚
みは、酸化膜の成長条件とエツチング条件の二つ
の要因によつて規定されるので精密に形成する事
が困難である。また、多結晶シリコンの熱酸化に
於て酸化膜は成長時に膨張するので、ゲート側面
の酸化膜を余り厚くするとゲート近傍に歪力が加
わり好ましくない。他方薄くしたのではゲートと
ソース・ドレイン間の耐圧が低く実用に供する事
が出来ない。
本発明は、信頼性の高いMOS型半導体装置を
容易かつ、高精度に製造することができ、かつ高
密度、微細なMOSトランジスタを得る方法を提
供することを目的とする。こうした目的を達成す
るため、本発明の方法は、半導体基板上にゲート
絶縁膜を介して上面に第１の絶縁膜の形成された
ゲートを設けた後、上記ゲートの側面を覆う部分
の上記基板に垂直方向の膜厚がその他の部分の同
膜厚よりも厚い第２の絶縁膜を基板全面に堆積せ
しめ、上記基板にほぼ垂直にエツチング材を入射
せしめて上記第２の絶縁膜全面を垂直方向に所定
量ドライエツチングすることにより、上記ゲート
の側面を覆う部分の第２の絶縁膜を絶縁膜パター
ンとして残存させ、上記ゲートおよび上記絶縁膜
パターンをマスクとして上記基板表面に不純物を
導入してソース、ドレインを形成し、ソース又は
ドレイン上に上記絶縁膜パターンに隣接したソー
ス又はドレイン電極を形成する方法を提供するも
のである。
容易かつ、高精度に製造することができ、かつ高
密度、微細なMOSトランジスタを得る方法を提
供することを目的とする。こうした目的を達成す
るため、本発明の方法は、半導体基板上にゲート
絶縁膜を介して上面に第１の絶縁膜の形成された
ゲートを設けた後、上記ゲートの側面を覆う部分
の上記基板に垂直方向の膜厚がその他の部分の同
膜厚よりも厚い第２の絶縁膜を基板全面に堆積せ
しめ、上記基板にほぼ垂直にエツチング材を入射
せしめて上記第２の絶縁膜全面を垂直方向に所定
量ドライエツチングすることにより、上記ゲート
の側面を覆う部分の第２の絶縁膜を絶縁膜パター
ンとして残存させ、上記ゲートおよび上記絶縁膜
パターンをマスクとして上記基板表面に不純物を
導入してソース、ドレインを形成し、ソース又は
ドレイン上に上記絶縁膜パターンに隣接したソー
ス又はドレイン電極を形成する方法を提供するも
のである。
まず、本発明のMOS型半導体装置の製造に関
係する参考説明を第１図とともに行う。例として
Ｎチヤネルについて説明する。
係する参考説明を第１図とともに行う。例として
Ｎチヤネルについて説明する。
(A) ｐ型の（100）面を有するシリコン基板の所
望の位置に、周知の選択酸化法により素子間分
離用のフイールド酸化膜２を形成する。その後
基板１を再び酸化してMOSトランジスタ形成
部に約1000Åの厚さのゲート酸化膜３を成長せ
しめる。
望の位置に、周知の選択酸化法により素子間分
離用のフイールド酸化膜２を形成する。その後
基板１を再び酸化してMOSトランジスタ形成
部に約1000Åの厚さのゲート酸化膜３を成長せ
しめる。
(B) この上から約5000Åの厚さの多結晶シリコン
膜４を周知の気相成長法により堆積せしめ、ゲ
ートパターンを形成するためのフオトレジスト
パターン５を写真蝕刻法により形成する。
膜４を周知の気相成長法により堆積せしめ、ゲ
ートパターンを形成するためのフオトレジスト
パターン５を写真蝕刻法により形成する。
(C) フオトレジストパターン５をマスクとして多
結晶シリコン４をエツチする。この時、フレオ
ン系のガスによるドライエツチングあるいは硝
酸−弗酸系の化学液のいづれでも良いが、多結
晶シリコン膜４のエツチング面と基板１の表面
とのなす角が出来るだけ90゜に近くなる様な条
件を選ぶ。その結果、多結晶シリコン膜４から
ゲート４′が形成されそのゲート４′の側面４′
ｂは基板１表面に対してほぼ直角をなす如く急
峻な面となる。
結晶シリコン４をエツチする。この時、フレオ
ン系のガスによるドライエツチングあるいは硝
酸−弗酸系の化学液のいづれでも良いが、多結
晶シリコン膜４のエツチング面と基板１の表面
とのなす角が出来るだけ90゜に近くなる様な条
件を選ぶ。その結果、多結晶シリコン膜４から
ゲート４′が形成されそのゲート４′の側面４′
ｂは基板１表面に対してほぼ直角をなす如く急
峻な面となる。
この後次の工程に移る前に、ゲート４′をマ
スクとしてゲート酸化膜３を選択的に除去して
も良いが、ここではそのまま残しておく。
スクとしてゲート酸化膜３を選択的に除去して
も良いが、ここではそのまま残しておく。
(D) この上から絶縁膜、例えばシリコン酸化膜６
を気相成長法により所望の膜厚を有し、図のご
とくゲート側面を覆う部分の基板に垂直方向の
膜厚が同地の部分よりも厚くなる如く堆積せし
める。この際、ゲート４′の上面４′ａやゲート
酸化膜３の如き水平面上に於ける膜厚とゲート
側面４′ｂ上に於ける膜厚が出来るだけ異なら
ない条件を選ぶ方がよい。そのためには常圧の
気相成長法よりも0.1torr程度のガス圧で行う
減圧気相成長法の方がより適している。
を気相成長法により所望の膜厚を有し、図のご
とくゲート側面を覆う部分の基板に垂直方向の
膜厚が同地の部分よりも厚くなる如く堆積せし
める。この際、ゲート４′の上面４′ａやゲート
酸化膜３の如き水平面上に於ける膜厚とゲート
側面４′ｂ上に於ける膜厚が出来るだけ異なら
ない条件を選ぶ方がよい。そのためには常圧の
気相成長法よりも0.1torr程度のガス圧で行う
減圧気相成長法の方がより適している。
(E) 次に、基板１表面に対してほぼ垂直にエツチ
ング材としてエツチングガス５０を入射せしめ
て酸化膜６をドライエツチングにより選択的に
除去する。この様子をゲート４′近傍のみを拡
大して第１図Ｅに示してある。ドライエツチン
グとしては、アルゴンイオンの如き不活性ガス
の衝突エネルギーを利用するイオン・ビームエ
ツチングやスパツタリングの如き方法と、主と
してフレオン系のガスの化学反応を利用する反
応性スパツタリングやプラズマエツチングの如
き方法とがある。前者の方法はエツチングの選
択性が少なく適用対象に限定がありまたプラズ
マエツチングではガスの運動方向に指向性がな
くエツチングは等方的に進行する。これに対し
て平行な二つの電極間に試料が置かれる反応性
スパツタリングでは、条件により基板１の表面
にほぼ垂直にエツチングガスを入射せしめる事
が出来かつエツチングの選択性もあるので本発
明にとつて都合が良い。ガスとしてフレオン
CF4を用い、0.01〜0.03torr程度のガス圧力で、
電極上にテフロンを敷いた状態で高周波電力
400Wのとき、酸化膜のエツチング速度は900
Å／分程度である。この条件の様に低いガス圧
力に於いてはエツチングガスはほとんど基板表
面に垂直に入射する。従つてゲート４′の上面
４′ａおよびゲート酸化膜３上に於ける酸化膜
６の面６ａおよび６ｃにはエツチングガスが垂
直に入射するが、ゲート４′の側面４′ｂとほぼ
平行な傾斜面６ｂはガスの入射方向と平行に近
く、単位面積当りのガスの入射量が極めて少な
くエツチング速度が遅い。従つて傾斜面６ｂの
垂直方向への後退速度が遅いので、図に於て右
方へほとんど進まず、表面６ａ，６ｂ，６ｃの
最初の形状がほぼ保たれたまま下方へ平行移動
する。エツチング時間の推移t1→t2→t3と共に
点線で示した如くエツチングが進行し、ゲート
４′の上面４′ａに於いて酸化膜６がほぼ除去さ
れた時刻をt3とすると、６′で示す形状に酸化
膜６が残される。時刻t3又はそれをやや超過し
た時刻にドライエツチングを停止して、ゲート
４′の側面４′ｂおよびその近傍のゲート絶縁膜
３のみを覆う如き酸化膜の微細絶縁膜パターン
６′を形成する。かくして形成されパターン
６′の巾Ｗはゲート側面４′ｂ上における酸化膜
６の厚さにほぼ等しい。
ング材としてエツチングガス５０を入射せしめ
て酸化膜６をドライエツチングにより選択的に
除去する。この様子をゲート４′近傍のみを拡
大して第１図Ｅに示してある。ドライエツチン
グとしては、アルゴンイオンの如き不活性ガス
の衝突エネルギーを利用するイオン・ビームエ
ツチングやスパツタリングの如き方法と、主と
してフレオン系のガスの化学反応を利用する反
応性スパツタリングやプラズマエツチングの如
き方法とがある。前者の方法はエツチングの選
択性が少なく適用対象に限定がありまたプラズ
マエツチングではガスの運動方向に指向性がな
くエツチングは等方的に進行する。これに対し
て平行な二つの電極間に試料が置かれる反応性
スパツタリングでは、条件により基板１の表面
にほぼ垂直にエツチングガスを入射せしめる事
が出来かつエツチングの選択性もあるので本発
明にとつて都合が良い。ガスとしてフレオン
CF4を用い、0.01〜0.03torr程度のガス圧力で、
電極上にテフロンを敷いた状態で高周波電力
400Wのとき、酸化膜のエツチング速度は900
Å／分程度である。この条件の様に低いガス圧
力に於いてはエツチングガスはほとんど基板表
面に垂直に入射する。従つてゲート４′の上面
４′ａおよびゲート酸化膜３上に於ける酸化膜
６の面６ａおよび６ｃにはエツチングガスが垂
直に入射するが、ゲート４′の側面４′ｂとほぼ
平行な傾斜面６ｂはガスの入射方向と平行に近
く、単位面積当りのガスの入射量が極めて少な
くエツチング速度が遅い。従つて傾斜面６ｂの
垂直方向への後退速度が遅いので、図に於て右
方へほとんど進まず、表面６ａ，６ｂ，６ｃの
最初の形状がほぼ保たれたまま下方へ平行移動
する。エツチング時間の推移t1→t2→t3と共に
点線で示した如くエツチングが進行し、ゲート
４′の上面４′ａに於いて酸化膜６がほぼ除去さ
れた時刻をt3とすると、６′で示す形状に酸化
膜６が残される。時刻t3又はそれをやや超過し
た時刻にドライエツチングを停止して、ゲート
４′の側面４′ｂおよびその近傍のゲート絶縁膜
３のみを覆う如き酸化膜の微細絶縁膜パターン
６′を形成する。かくして形成されパターン
６′の巾Ｗはゲート側面４′ｂ上における酸化膜
６の厚さにほぼ等しい。
(F) この後、ゲート４′および絶縁膜パターン
６′をマスクとしてイオン注入法又は熱拡散法
により燐又は砒素を導入してソース・ドレイン
拡散層７および８を形成する。この時いづれの
方法によるにしても、拡散層７および８の横方
向ひろがりlJが酸化膜パターン６′の巾Ｗより
も大きくなるよう接合深さを調節しておく。す
なわち、lJ＞W0しかるのち、ソース・ドレイン
上にコンタクト電極を形成する。
６′をマスクとしてイオン注入法又は熱拡散法
により燐又は砒素を導入してソース・ドレイン
拡散層７および８を形成する。この時いづれの
方法によるにしても、拡散層７および８の横方
向ひろがりlJが酸化膜パターン６′の巾Ｗより
も大きくなるよう接合深さを調節しておく。す
なわち、lJ＞W0しかるのち、ソース・ドレイン
上にコンタクト電極を形成する。
酸化膜６はゲート側面４′ｂ上に於ては、ゲー
ト上面４′ａの如き水平面上におけるよりも１〜
２割程度薄いが、その比率は酸化膜の成長条件が
一定であればほぼ定まつているので、水平面での
膜厚を監視することにより微細パターン６′の巾
Ｗを所望の値に制御することが出来る。第１図Ｆ
で明らかな如く、ソース・ドレイン拡散層７およ
び８を形成する際に、ゲート４′の側面４′ｂが酸
化膜パターン６′により覆われているため、ゲー
ト４′直下に於てはゲート酸化膜３は直接高濃度
不純物にさらされない。
ト上面４′ａの如き水平面上におけるよりも１〜
２割程度薄いが、その比率は酸化膜の成長条件が
一定であればほぼ定まつているので、水平面での
膜厚を監視することにより微細パターン６′の巾
Ｗを所望の値に制御することが出来る。第１図Ｆ
で明らかな如く、ソース・ドレイン拡散層７およ
び８を形成する際に、ゲート４′の側面４′ｂが酸
化膜パターン６′により覆われているため、ゲー
ト４′直下に於てはゲート酸化膜３は直接高濃度
不純物にさらされない。
また、微細パターン６′の巾Ｗを導入すると、
式(1)に対して、第１図の構造に於ては次の関係が
得られる。
式(1)に対して、第１図の構造に於ては次の関係が
得られる。
LG＋２・Ｗ＝Leff＋２・lJ (2)
即ち、
Leff＝LG−２（lJ−Ｗ） (2)′
ここで、既に述べた如く、lJ＞Ｗが満たされね
ばならない。そうでなければ、ゲート４′と拡散
層７，８がオフセツトになり正常な特性が得られ
ない。さて、式(2)′を式(1)と比較すると、lJの代
わりに（lJ−Ｗ）を代入した形になつている事が
判る。従つて、lJがＷよりわずかに大きい程度で
あれば、LGに比して（lJ−Ｗ）が十分小さくな
り、LeffはほとんどLGにのみ依存する様な一因子
型でかつ高精度になる。この事は、高密度化又は
高速化するためにゲート長LGを短かくした時に
特に重要である。というのは、その場合、ドレイ
ン・ソース間耐圧のみならず、MOS型電界効果
トランジスタの重要な特性である閾値VTも実効
チヤネル長Leffに依存するから特に高精度にLeff
を得る必要があるからである。
ばならない。そうでなければ、ゲート４′と拡散
層７，８がオフセツトになり正常な特性が得られ
ない。さて、式(2)′を式(1)と比較すると、lJの代
わりに（lJ−Ｗ）を代入した形になつている事が
判る。従つて、lJがＷよりわずかに大きい程度で
あれば、LGに比して（lJ−Ｗ）が十分小さくな
り、LeffはほとんどLGにのみ依存する様な一因子
型でかつ高精度になる。この事は、高密度化又は
高速化するためにゲート長LGを短かくした時に
特に重要である。というのは、その場合、ドレイ
ン・ソース間耐圧のみならず、MOS型電界効果
トランジスタの重要な特性である閾値VTも実効
チヤネル長Leffに依存するから特に高精度にLeff
を得る必要があるからである。
以上の方法を利用した本発明の一実施例の
MOSトランジスタの製造方法を第２図とともに
説明する。
MOSトランジスタの製造方法を第２図とともに
説明する。
(A) 第１図Ｂで多結晶シリコン４を堆積せしめた
上からさらに酸化膜の如き第１の絶縁膜１４を
堆積せしめ、その後フオトレジストパターン５
を形成する。
上からさらに酸化膜の如き第１の絶縁膜１４を
堆積せしめ、その後フオトレジストパターン５
を形成する。
(B) レジストパターン５をマスクとして第１の絶
縁膜をエツチし、そのまま続けて又か一旦レジ
ストパターン５を除去して多結晶シリコン４の
エツチングを行ないゲート４′およびその上面
を覆う第１の絶縁膜１４を形成する。この時ゲ
ート酸化膜３のエツチングも行ない基板１の表
面を露出せしめる。
縁膜をエツチし、そのまま続けて又か一旦レジ
ストパターン５を除去して多結晶シリコン４の
エツチングを行ないゲート４′およびその上面
を覆う第１の絶縁膜１４を形成する。この時ゲ
ート酸化膜３のエツチングも行ない基板１の表
面を露出せしめる。
(C) この後、後で形成するソース、ドレイン拡散
層と同一導電型の不純物を含む第２の絶縁膜を
全面に堆積せしめ、第１図Ｄ，Ｅの工程同様
に、ゲート４′側面を覆う第２の絶縁膜６′を形
成する。なお第２の絶縁膜６′のすべてに不純
物が添加されている必要はなく基板１表面近
傍、すなわち膜の堆積の初期、例えばはじめの
0.1μのみに添加されていれば十分である。
層と同一導電型の不純物を含む第２の絶縁膜を
全面に堆積せしめ、第１図Ｄ，Ｅの工程同様
に、ゲート４′側面を覆う第２の絶縁膜６′を形
成する。なお第２の絶縁膜６′のすべてに不純
物が添加されている必要はなく基板１表面近
傍、すなわち膜の堆積の初期、例えばはじめの
0.1μのみに添加されていれば十分である。
(A) 次にコンタクト形成に必要な程度に高濃度の
ソース、ドレイン拡散層７，８を形成する。こ
の時の熱処理により、第２の絶縁膜６′下の領
域にその膜中の不純物が拡散されて浅い拡散層
１３，１３′が形成される。この時ソース、ド
レイン拡散層７，８の深さは、ゲート４′直下
の領域には達しない様に、第２の絶縁膜６′の
巾Ｗよりやや小さくしておく。
ソース、ドレイン拡散層７，８を形成する。こ
の時の熱処理により、第２の絶縁膜６′下の領
域にその膜中の不純物が拡散されて浅い拡散層
１３，１３′が形成される。この時ソース、ド
レイン拡散層７，８の深さは、ゲート４′直下
の領域には達しない様に、第２の絶縁膜６′の
巾Ｗよりやや小さくしておく。
(B) ゲート４′へのコンタクト開孔部はソース、
ドレイン拡散層７，８からやや離れた領域に形
成されるものとして、第２図ではソース、ドレ
イン電極１０，１１のみが示してある。ゲート
４′は上面および側面に於て絶縁膜１４′６′に
完全に覆われているため、この図の如くソー
ス、ドレイン電極１０，１１がゲート４′上へ
延在していてもゲートとソース又はドレイン間
が短絡する事はない。この実施例に於ては、コ
ンタクト開孔部２０，２１の一辺が絶縁膜６′
ににより構成されている。このため写真蝕刻法
によつてコンタクト開孔部２０，２１を形成す
る際のマスク合せ誤差を見込んでおく必要がな
いので素子寸法がソース、ドレイン方向に於て
より短縮される。ゲート４′へのコンタクト形
成については同様であるので素子形成に必要な
基板１の面積が減少することになり、この実施
例は半導体装置の高密度化に特に有効である。
ドレイン拡散層７，８からやや離れた領域に形
成されるものとして、第２図ではソース、ドレ
イン電極１０，１１のみが示してある。ゲート
４′は上面および側面に於て絶縁膜１４′６′に
完全に覆われているため、この図の如くソー
ス、ドレイン電極１０，１１がゲート４′上へ
延在していてもゲートとソース又はドレイン間
が短絡する事はない。この実施例に於ては、コ
ンタクト開孔部２０，２１の一辺が絶縁膜６′
ににより構成されている。このため写真蝕刻法
によつてコンタクト開孔部２０，２１を形成す
る際のマスク合せ誤差を見込んでおく必要がな
いので素子寸法がソース、ドレイン方向に於て
より短縮される。ゲート４′へのコンタクト形
成については同様であるので素子形成に必要な
基板１の面積が減少することになり、この実施
例は半導体装置の高密度化に特に有効である。
なおゲート側面の絶縁膜６としては酸化膜のみ
ならず窒化膜その他の絶縁膜が適宜使用可能であ
る。以上のように、本発明は高精度にゲート側面
の絶縁膜パターンを形成しておきこれを利用する
事により、ソース、ドレイン拡散層への電極コン
タクトを自己整合的に形成できるので、MOSト
ランジスタ素子の高密度化を高精度に達成するこ
とが可能となる。この本発明の構成では多結晶シ
リコンの大幅な熱酸化を行う必要がないので、熱
酸化膜の成長に伴う膜の膨張による歪みの発生あ
るいはゲート耐圧の低下などの従来の欠点はな
い。
ならず窒化膜その他の絶縁膜が適宜使用可能であ
る。以上のように、本発明は高精度にゲート側面
の絶縁膜パターンを形成しておきこれを利用する
事により、ソース、ドレイン拡散層への電極コン
タクトを自己整合的に形成できるので、MOSト
ランジスタ素子の高密度化を高精度に達成するこ
とが可能となる。この本発明の構成では多結晶シ
リコンの大幅な熱酸化を行う必要がないので、熱
酸化膜の成長に伴う膜の膨張による歪みの発生あ
るいはゲート耐圧の低下などの従来の欠点はな
い。
また、ソース、ドレイン拡散層７，８は電極配
線と良好なコンタクトを形成するため高濃度であ
るが、本発明に於てはゲートパターン側面に絶縁
膜のマスクが形成された構成になつているので、
ゲート直下のゲート絶縁膜はその高濃度不純物に
直接さらされることがない。従つてゲート絶縁膜
の耐圧が、膜本来の値に維持される。MOS型半
導体装置に於ける故障原因の大きな割合をゲート
絶縁膜の耐圧不良が占めているので、本発明は
MOS型半導体装置の良品率、信頼性の向上に寄
与する。
線と良好なコンタクトを形成するため高濃度であ
るが、本発明に於てはゲートパターン側面に絶縁
膜のマスクが形成された構成になつているので、
ゲート直下のゲート絶縁膜はその高濃度不純物に
直接さらされることがない。従つてゲート絶縁膜
の耐圧が、膜本来の値に維持される。MOS型半
導体装置に於ける故障原因の大きな割合をゲート
絶縁膜の耐圧不良が占めているので、本発明は
MOS型半導体装置の良品率、信頼性の向上に寄
与する。
また本発明によれば、ゲート側面の絶縁膜パタ
ーン６′により、ソース、ドレイン拡散層の接合
深さXJを電極配線とのコンタクト形成にとつて
望ましい程度に深く形成しつつ、ゲート直下内へ
の横方向拡がりを十分小さく出来る。それにより
実効チヤネル長Leffはほとんどゲート長LGにのみ
依存する構成であるので、ゲートパターンを高精
度に形成することにより、所望の実効チヤネル長
が高精度で得られる。MOS型半導体装置の諸特
性は実効チヤネル長に依存しているので、素子間
の特性を揃えることが容易になり、設計値通りの
特性が得やすくなるので製造工程の良品率が向上
する。この効果は、高密度化するために寸法を微
細化しゲート長が短かくなつた場合に特に重要で
ある。
ーン６′により、ソース、ドレイン拡散層の接合
深さXJを電極配線とのコンタクト形成にとつて
望ましい程度に深く形成しつつ、ゲート直下内へ
の横方向拡がりを十分小さく出来る。それにより
実効チヤネル長Leffはほとんどゲート長LGにのみ
依存する構成であるので、ゲートパターンを高精
度に形成することにより、所望の実効チヤネル長
が高精度で得られる。MOS型半導体装置の諸特
性は実効チヤネル長に依存しているので、素子間
の特性を揃えることが容易になり、設計値通りの
特性が得やすくなるので製造工程の良品率が向上
する。この効果は、高密度化するために寸法を微
細化しゲート長が短かくなつた場合に特に重要で
ある。
さらに本発明は、ゲート側面の絶縁膜パターン
直下近傍に浅い拡散層を形成することにより、ゲ
ート直下への拡散層の拡がりをより精密に制御し
て、さらに高精度の実効チヤネル長形成が可能で
ある。しかも、これらの効果をもたらしたゲート
側面およびその近傍のみを覆う絶縁膜の微細パタ
ーンの形成は自己整合的で特別のマスクを追加す
ることなくなされる。それも全面に絶縁膜を堆積
せしめたのち、基板表面に垂直に入射するエツチ
ングガスでドライエツチングを行うだけで良く、
極めて簡便かつ制御性の良い方法である。
直下近傍に浅い拡散層を形成することにより、ゲ
ート直下への拡散層の拡がりをより精密に制御し
て、さらに高精度の実効チヤネル長形成が可能で
ある。しかも、これらの効果をもたらしたゲート
側面およびその近傍のみを覆う絶縁膜の微細パタ
ーンの形成は自己整合的で特別のマスクを追加す
ることなくなされる。それも全面に絶縁膜を堆積
せしめたのち、基板表面に垂直に入射するエツチ
ングガスでドライエツチングを行うだけで良く、
極めて簡便かつ制御性の良い方法である。
また、ゲート側面の絶縁膜パターンの幅Ｗはそ
の絶縁膜の厚さにほぼ等しく形成されるので膜厚
の制御によりその幅が高精度に得られる。第１図
の方法の如くソース・ドレイン拡散層の横方向へ
の拡がりlJが出来るだけＷに近づける方が良い場
合があるが、その様な場合、パターン幅Ｗが精度
良く形成されているのでlJに余分な余裕を見込む
必要がなく、（lJ−Ｗ）を最小限に抑えることが
出来る。
の絶縁膜の厚さにほぼ等しく形成されるので膜厚
の制御によりその幅が高精度に得られる。第１図
の方法の如くソース・ドレイン拡散層の横方向へ
の拡がりlJが出来るだけＷに近づける方が良い場
合があるが、その様な場合、パターン幅Ｗが精度
良く形成されているのでlJに余分な余裕を見込む
必要がなく、（lJ−Ｗ）を最小限に抑えることが
出来る。
以上の様に本発明は短チヤネルで高密度な微細
MOS型半導体装置の製造における種々の問題を
解決した産業上の価値の高いものである。
MOS型半導体装置の製造における種々の問題を
解決した産業上の価値の高いものである。
第１図Ａ〜Ｆは本発明のMOS型半導体装置に
製造に関係する参考説明としての工程断面図、第
２図Ａ〜Ｅは本発明の一実施例のMOSトランジ
スタの製造工程断面図である。 １……Ｐ型シリコン基板、３……ゲート酸化
膜、４……多結晶シリコン膜、４′……ゲート、
４′ｂ……ゲートの側面、６……気相成長シリコ
ン酸化膜、６′……微細絶縁膜パターン、７，８
……ソース、ドレイン拡散層、１０，１１，１２
……ソース、ドレイン、ゲート電極、１３，１
３′……浅い拡散層、１４……絶縁膜、２０，２
１……コンタクト開孔部。
製造に関係する参考説明としての工程断面図、第
２図Ａ〜Ｅは本発明の一実施例のMOSトランジ
スタの製造工程断面図である。 １……Ｐ型シリコン基板、３……ゲート酸化
膜、４……多結晶シリコン膜、４′……ゲート、
４′ｂ……ゲートの側面、６……気相成長シリコ
ン酸化膜、６′……微細絶縁膜パターン、７，８
……ソース、ドレイン拡散層、１０，１１，１２
……ソース、ドレイン、ゲート電極、１３，１
３′……浅い拡散層、１４……絶縁膜、２０，２
１……コンタクト開孔部。
Claims (1)
- １ 半導体基板上にゲート絶縁膜を介して上面に
第１の絶縁膜の形成されたゲートを設けた後、上
記ゲートの側面を覆う部分の上記基板に垂直方向
の膜厚がその他の部分の同膜厚よりも厚い第２の
絶縁膜を基板全面に堆積せしめ、上記基板にほぼ
垂直にエツチング材を入射せしめて上記第２の絶
縁膜全面を垂直方向に所定量ドライエツチングす
ることにより、上記ゲートの側面を覆う部分の第
２の絶縁膜を絶縁膜パターンとして残存させ、上
記ゲートおよび上記絶縁膜パターンをマスクとし
て上記基板表面に不純物を導入してソース、ドレ
インを形成し、上記ソース又はドレイン上に上記
絶縁膜パターンに隣接したソース又はドレイン電
極を形成することを特徴とするMOS型半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2206100A JPH03129741A (ja) | 1977-09-14 | 1990-08-02 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11072477A JPS5444482A (en) | 1977-09-14 | 1977-09-14 | Mos type semiconductor device and its manufacture |
| JP2206100A JPH03129741A (ja) | 1977-09-14 | 1990-08-02 | Ｍｏｓ型半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11072477A Division JPS5444482A (en) | 1977-09-14 | 1977-09-14 | Mos type semiconductor device and its manufacture |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03129741A JPH03129741A (ja) | 1991-06-03 |
| JPH0465531B2 true JPH0465531B2 (ja) | 1992-10-20 |
Family
ID=26450280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2206100A Granted JPH03129741A (ja) | 1977-09-14 | 1990-08-02 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03129741A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU7565400A (en) * | 1999-09-17 | 2001-04-17 | Telefonaktiebolaget Lm Ericsson (Publ) | A self-aligned method for forming deep trenches in shallow trenches for isolation of semiconductor devices |
-
1990
- 1990-08-02 JP JP2206100A patent/JPH03129741A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03129741A (ja) | 1991-06-03 |
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