JPH0465582B2 - - Google Patents

Description

【発明の詳細な説明】 技術利用分野 本発明はデジタル２値画像データの変倍回路に
関する。

従来技術 オペレータがキーボードから入力した文字情報
やスキヤナ等からの画像データを編集し、一枚の
文章を作成する時、全体のバランス等のため画像
データを拡大したり縮小したりする必要が生ずる
場合がある。

画像データの拡大・縮小はソフトウエアにより
画像データ蓄積用のメモリ内容を拡大・縮小する
ことも可能であるが、この方法は非常に時間がか
かる。そこで、拡大・縮小機能をハードウエアで
実現することにより拡大・縮小処理時間の短縮化
を図つている。

たとえば、２倍に拡大する場合は、第１図ａに
示すようなデジタル２値画像の生データを変倍回
路に送り、主走査方向１ラインの同一画素からの
データを２回サンプリングし、副走査方向では同
一ラインを２回出力することで第２図に示すよう
な２倍に拡大された画素データを得ている。ま
た、1/2に縮小する場合は、第１図ａに示すよう
なデジタル２値画像データを変倍回路に送り、主
走査方向１ラインのデータを１画素おきにサンプ
リングし、副走査方向では上記操作を１ラインお
きに実行し他のライン上のデータは捨てている。
このようにして変倍処理を行つているが、現在、
高解像度化が進みデータ量が増大する傾向にあ
り、データ量の増化による処理時間の遅延に対し
ては高速ICにより対処している。しかし、それ
にも限度がある。

目 的 本発明の目的は、上記のような従来技術の欠点
を改善し、画像データの特徴を利用して高速変倍
処理を行う画像データの変倍回路を提供すること
にある。

構 成 以下、本発明の構成を一実施例により説明す
る。

第２図は、変倍回路を有する画像システムのブ
ロツク図である。

白黒の２値画像としての画像データが、スキヤ
ナ等の入力装置５からバス８を介してシステム内
に入つてくる。その画像データは画像データ用ビ
ツトマツプメモリ上３に展開される。この画像デ
ータとその他のフアイル（グラフイツクデータや
キヤラクタコードデータ等から成る）とを編集す
る際、画像データを変倍（拡大・縮小）させる必
要が生じた場合は変倍回路により変倍処理し、変
倍処理を含む編集結果はデイスプレイ４、プリン
タ等の出力装置６に出力される。これら一連の処
理は、CPU１がシステムメモリ２によりバス８
を介して制御する。

次に、通常の変倍処理について説明する。

第３図は本発明が適用される変倍回路の一例を
示す図である。８はシステム内のバス、９は入力
データラインバツフア、１０はコントローラ、１
１は出力データラインバツフアである。ここで、
システム内に送られてくる画像データの主走査方
向１ライン分、入力データラインバツフア９、お
よび出力データラインバツフア１１のビツト数
は、バス８のビツト数、またはその整数倍に対応
している。

まず、CPU１からコントローラ１０に変倍率
および変倍後の主走査方向１ライン分のデータ量
を知らせてくる。そして、システムから変倍回路
に画像データが送られてくると、コントローラ１
０は入力データラインバツフア９、および出力デ
ータラインバツフア１１のアドレスおよびリー
ド／ライトを上記変倍率に応じてコントロールす
る。

第４図は、そのコントロールタイミングを示し
ている。第４図ａは、２倍に拡大する場合のコン
トロールタイミングである。すなわち、入力デー
タラインバツフア９に送られてきた画像データ
（生データ）を出力データラインバツフア１１に
書き込む際に、入力データラインバツフア９の１
ビツト分のデータを出力データラインバツフア１
１の２ビツトに渡つて書き込むことにより入力デ
ータラインバツフア９の生データを２回サンプリ
ングすることで主走査方向に２倍拡大する。副走
査方向の拡大は、上記拡大されたデータを出力デ
ータラインバツフア１１に２回書き込むことによ
り行う。

第４図ｂは1/2に縮小する場合のコントロール
タイミングである。この場合は、入力データライ
ンバツフア９の１ビツトおきのデータを出力デー
タラインバツフア１１に書き込み、入力データラ
インバツフア９のデータを１ビツトおきにサンプ
リングすることで主走査方向に1/2に縮小する。
副走査方向の縮小は、主走査方向２ライン目の生
データを捨て、３ライン目の生データに対して同
様の縮小操作を行う。

ところで、画像データの主走査方向１ライン分
には、その性質上、均一レベルのものがかなり有
り、均一レベルのデータは、変倍ブロツクが小さ
ければ小さいほど多くなる。一方、均一レベルの
データは、変倍しても変倍前後でパターンが変わ
らない。したがつて、均一レベルの画像データ
は、変倍処理を省き直ちにそのデータをシステム
に返すひとにより、変倍処理時間を短縮すること
ができる。

第５図は、均一レベル検出回路の一例を示す図
である。バス８のビツト数に応じた並列の入力デ
ータ（“１”は黒、“０”は白を示すものとする）
をOR回路１２を介してフリツプフロツプ１３の
Ｊ入力に入れ、フリツプフロツプ１３をストロー
ブパルスSTBでストローブすると、入力データ
が白（“０”）の均一レベルか否かがフリツプフロ
ツプ１３のＱ出力で判定できる。すなわち、フリ
ツプフロツプ１３のＱ出力が“０”であればオー
ル白の均一レベルであり、“１”であれば白の均
一レベルではないことを示す。同様に、黒
（“１”）の均一レベルも、並列の入力データを
NAND回路１４に入力し、フリツプフロツプ１
５のＪ入力をストローブパルスSTBでストロー
ブし、そのＱ出力が“０”であればオール黒だと
判定することができる。

このようにして均一レベルが判明したら、コン
トローラ１０による変倍処理を行わずに入力デー
タと同じレベルのデータを変倍率に応じた量だけ
システムに返せばよい。

第６図は本発明の一実施例による画像データの
変倍回路の構成図であり、第７図はそのフローチ
ヤートである。

従来技術と異なる点は、均一レベル検出回路
（オール白検出部：OR回路１２とフリツプフロ
ツプ１３、オール黒検出部：NAND回路１４と
フリツプフロツプ１５）と、オール白発生回路１
６と、オール黒発生回路１７とが設けられている
点である。

以下、本回路による画像データ変倍処理を第６
図、および第７図に基づいて説明する。

まず、コントローラ１０により均一レベル検出
用のフリツプフロツプ１３，１５をクリア信号
CLRによりクリアする。やがて、CPU１からコ
ントローラ１０に変倍率を知らせてくる７０１。
また、CPU１は変倍率に応じた主走査方向１ラ
イン分のデータ量もコントローラ１０に通知する
７０２。

次に、入力データラインバツフア９に主走査方
向１ライン分のデータを送つてくる７０３。実際
に変倍処理する前に、画像データが均一であるか
否かを判定するため、ストローブパルスSTBに
よりOR回路１２およびNAND回路１４の出力を
それぞれフリツプフロツプ１３および１５に入力
する７０４。フリツプフロツプ１３およびフリツ
プフロツプ１５の出力Ｑにより、入力データライ
ンバツフア９に送られてきた主走査方向１ライン
分のデータが均一であるか否かを判定する７０
５。すなわち、フリツプフロツプ１３の出力Ｑが
“０”であれば上記データがオール白であること
を示し、フリツプフロツプ１５の出力Ｑが“０”
であればオール黒であることを示している。判定
結果がオール白、またはオール黒の場合は、コン
トローラ１０はバス８を介してCPU１に１ライ
ン分の変倍処理の終了を知らせるとともに、セレ
クト２、またはセレクト３により、オール白発生
器１６またはオール黒発生器１７からオール白ま
たはオール黒のデータを前記変倍率に応じた量だ
け発生させ、これをCPU１の読み込みタイミン
グに合わせてシステムに返す７０６。

判定の結果、主走査方向１ライン分のデータが
均一レベルでない場合は、コントローラ１０は入
力データラインバツフア９、および出力データラ
インバツフア１１に対して通常の変倍処理を行い
７０７、変倍データを出力データラインバツフア
１１に蓄積する。その後、１ライン分の変倍処理
終了をコントローラ１０によりCPU１に知らせ、
CPU１の読み込みタイミングに合わせてセレク
ト１により変倍データをシステムに返す７０８。

以上の操作を変倍率に対応して選択される各ラ
インについて行う。

なお、上記説明においては、主走査方向１ライ
ンごとに均一レベル検出を行つたが、変倍領域を
複数ブロツクに分割し、その領域内のすべてのデ
ータを一括して均一レベル検出を行うことも可能
である。

効 果 以上説明したように、本発明によれば、変倍回
路に送られてくる画像データは均一レベルのもの
を多く含み、この均一レベルの画像データは変倍
前後でパターンが不変であり、変倍後は単にデー
タ量だけが変わるという特徴を利用して、被変倍
データが変倍回路に送られてくる際に均一レベル
であるか否かを判定し、均一レベルの場合には変
倍処理を省略し、直ちに均一レベルのデータを変
倍率に応じた量だけシステムに返すことにより変
倍処理の高速化を図ることができる。

【図面の簡単な説明】

第１図は画像データ変倍処理のイメージを示す
図、第２図は本発明が適用される画像システムの
ブロツク図、第３図は本発明が適用される変倍回
路の一例を示す図、第４図は第３図のコントロー
ルタイミングを示す図、第５図は本発明の一実施
例による均一レベル検出回路を示す図、第６図は
本発明の一実施例による変倍回路の全体ブロツク
図、第７図は第６図のフローチヤートである。 ８…バス、９…入力データラインバツフア、１
０…コントローラ、１１…出力データラインバツ
フア、１２…OR回路、１３，１５…フリツプフ
ロツプ、１４…NAND回路。

Claims (1)

【特許請求の範囲】
1. １ 変倍率情報と、変倍後のデータ量情報とを受
   け、これら変倍率情報とデータ量情報とに基づい
   てデジタル２値画像データを変倍処理する変倍回
   路において、前記デジタル２値画像データが均一
   レベルであるか否かを検出する手段と、該手段に
   よる検出結果が均一レベルの時、前記変倍回路に
   よる変倍処理を省き、直ちに前記レベルのデータ
   を前記データ量だけ変倍結果として出力する手段
   とを設けたことを特徴とする変倍回路。