JPH04660A - プロセツサ間通信方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マルチプロセッサシステムにおけるプロセッ
サ間通信方法に関するものである。

〔従来の技術〕

−ｇにマルチプロセッサシステムの目的は、システムの
機能を分割し、それぞれ専用のプロセッサに負わせるこ
とによって高速処理を行なわせることにある。

マルチプロセッサシステムにおいては、プロセッサ間の
通信は必須であり、プロセッサ間通信をいかに効率的に
行なうかがマルチプロセッサシステムの課題でもある。

従来、この種のプロセッサ間通信については、次のよう
なものがあった。

第５図および第６図は、例えば特公昭６２−３９７８９
号公報に示された従来のプロセッサ間通信方法を示すも
のであり、第５図はマルチプロセッサシステムの構成図
、第６図はプロセッサ間通信の動作関連図である。

第５図において、１は共有メモリ、２はジョブプロセッ
サ、３はファイルコントロールプロセッサ、４はＩ１０
コントロールプロセッサ、５はコミュニケーションコン
トロールプロセッサ、６は高速バス、７は入出力装置、
８はリングバス、９は入出力装置、１０は通信回路、１
１は他システムである。

また第６図において、２２は通信バッファ、２３はデバ
イス制御テーブル、２４はＩ１０コントロールプロセッ
サ４用のプロセッサ間通信待行列ポインタ、２５はジョ
ブプロセッサ２用のプロセッサ間通信待行列ポインタで
ある。

次に動作について説明する。まず、第５図において、リ
ングバス８を介して各種入出力装置９が接続されるが、
ここでは、割込み処理や入出力装置９を駆動するための
Ｉ１０コントロールプロセッサ４とジョブプロセッサ２
間の入出力方法について説明する。

また、第６図は、この場合のプロセッサ間通信の概要を
示す動作関連図で、図中実線の矢印はデータの流れを示
し、破線の矢印は制御信号の流れを示している。

ユーザタスクの処理を行なうジョブプロセ・７す２では
、ユーザタスクから発行された入出力要求マクロ命令に
よって入出力実行に必要な制御ジョブを通信バッファ２
２に作成後、Ｉ１０コントロールプロセッサ４用プロセ
ッサ間通信待行列ポインタ２４に接続しくＡＰＩ参照）
、Ｉ１０コントロールプロセッサ４に対してプロセッサ
間連絡側込み（ＡＲ２参照）をかける。この後、ユーザ
タスクはプログラム処理と入出力実行処理との同期をと
るために入出力実行終了待ちとなり、他のタスクに制御
が移る。

Ｉ１０コントロールプロセッサ４は、ジョブプロセッサ
２からのプロセッサ間連絡側込み（ＡＲ２参照）を受は
取ると、Ｉ１０コントロールプロセッサ４用プロセッサ
間通信待行列ポインタ２４に接続されている通信バッフ
ァ２２から要求されたＩ１０デバイス番号を取り出す。

そして、デバイス制御テーブル２３によって入出力装置
９が使用中か否かを調べる。そこで、入出力装置９が空
いていれば、通信バッファ２２に格納されている制御情
報から入出力装置９に対して転送すべき入出力動作指令
や入出力装置動作用のデータを作成して（ＡＲ３参照）
、入出力装置９に対して起動指令を出力する（ＡＲ４参
照）。

入出力装置９は、入出力動作が完了すると、Ｉ１０コン
トロールプロセッサ４に対して入出力終了報告を返送す
る（ＡＲ５参照）。すると、Ｉ１０コントロールプロセ
ッサ４では、入出力装置９からの入出力終了報告を受け
て、入出力結果を通信バッファ２２のジョブプロセッサ
２のプロセッサ間通信待行列ポインタ２５に接続して（
ＡＲ７参照）、ジョブプロセッサ２に対し、プロセッサ
間通信連絡側込み（ＡＲ８参照）をかける。

Ｉ１０コントロールプロセッサ４からのプロセッサ間連
絡側込みをうけたジョブプロセッサ２では、自プロセッ
サへのプロセッサ間通信待行列ポインタ２５に接続され
ている通信バッファ２２を待行列から削除しくＡＲ９参
照）、入出力処理結果を入出力要求マクロ命令発行タス
クにリターンコードとして返し、タスクの入出力実行終
了待状態を解除する。この動作によって一連のＩ／○入
出力実行制御が完結する。

〔発明が解決しようとする課題〕

従来のプロセッサ間通信方法は以上のように構成されて
いるので、同一の処理要求を複数のプロセッサに送信す
る場合、要求する相手先の数だけ処理要求を出す必要が
あり、効率的なマルチプロセッサシステムの構成ができ
ないという問題があった。

本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、同一の処理要求を複数のプロセ
ッサに送信する場合に、処理要求を１回行なうだけで要
求する全てのプロセッサに処理要求がなされるようにし
た効率的なマルチプロセッサ間通信方法を提供すること
にある。

〔課題を解決するための手段〕

このような目的を達成するために本発明は、処理要求の
メツセージの中に複数の処理要求先のプロセッサを示す
アドレスを入れておくようにしたものである。

〔作用〕

本発明によるプロセッサ間通信方法においては、処理要
求元からの処理要求の中に含まれる処理要求先プロセッ
サのアドレスを調べ、要求先が複数あるときは、その全
てのプロセッサに処理要求を通知するようにしたもので
ある。

〔実施例〕

以下、本発明の一実施例を図について説明する。

第１図は本発明の一実施例が適用されるマルチプロセッ
サシステムを示す構成図、第２図はプロセッサ間通信の
データの待行列への接続方法の一例を示す説明図である
。

第１図において、１は共有メモリ、６は高速バス、１０
０はシステムコントローラ、１０１〜１０４はプロセッ
サ（ＣＰＵ）　、１１０はＩ１０コントローラ、１１１
，１１２は入出力装置である。

また、第２図（ａｌ、　（ｂｌ、　（Ｃ）において、２
２ａは第１の通信バッファ、２２ｂは第２の通信バッフ
ァ、２２ｃは第３の通信バッファ、２４ａは第１の待行
列ポインタ、２４ｂは第２の待行列ポインタ、２４Ｃは
第３の待行列ポインタ、２６ａ、２６ｂ２６Ｃはメイル
ボックス管理テーブルである。

次に動作について説明する。本実施例においては、説明
を簡単にするために、プロセッサの数を４台に限定した
例について説明する。

第１図に示すような、高速パス６にシステムコントロー
ラ１００、第１〜第４のＣＰＵＩ　０１〜１０４、共有
メモリ１、Ｉ１０コントローラ１１Ｏが接続されたシス
テムにおいて、第１〜第４のＣＰＵＩ　Ｏ１〜１０４の
間でのプロセッサ間通信方法は以下のように行なわれる
。すなわち、システムコントローラ１００は本実施例に
おいて全体の制御を行なうもので、ＣＰＵＩ　Ｏ１〜１
０４への仕事の分担、例えば、入出力装置１１１，１１
２からのプログラム読込みと、そのプログラムをＣＰＵ
Ｉ　Ｏ１〜１０４ヘロードする機能を有する。

いま、第１のＣＰＵＩ　０１へは仕事Ａ、第２のＣＰＵ
１０２へは仕事Ｂ１第３のＣＰＵ１０３へは仕事Ｃ１第
４のＣＰＵ１０４へは仕事りを与えているものとする。

ここで、仕事ＡはＩ１０コントローラ１１０からの入力
データを処理して結果を仕事Ｂと仕事Ｃへ渡し、仕事Ｂ
と仕事Ｃは仕事Ａからの入力データを処理して結果を仕
事りへ渡し、仕事りは仕事Ｂおよび仕事Ｃからの入力デ
ータを処理して結果をＩ１０コントローラ１１０へ渡す
ものとする。

システムコントローラ１００はＣＰＵＩ　０１〜１０４
からの要求により、共有メモリ１内に処理要求の待行列
を生成する。処理要求元のＣＰＵは、メイルボックスの
生成をシステムコントローラ１００に依願し、処理要求
先のＣＰＵは、それぞれメイルボックスに関する待行列
の生成を各々システムコントローラ１００に依願する。

いま、処理要求元である第１のＣＰＵＩ　Ｏ１，第２の
ＣＰＵ１０２および第３のＣＰＵＩ　Ｏ３よりメイルボ
ックス生成の依願が行なわれ、また、処理要求先である
第２のＣＰＵ１０２．第３のＣＰＵ１０３および第４の
ＣＰＵ１０４より前記メイルボックスに関する待行列の
生成の依願が行なわれたとすると、システムコントロー
ラ１００の働きにより、共有メモリｌ内にメイルボック
ス２６ａ、２６ｂ２６Ｃ１これらのメイルボックスに対
応する第１、第２および第３の待行列ポインタ２４ａ、
２４ｂ、２４Ｃが生成される。

また、システムコントローラ１００は処理要求（メツセ
ージ）の送信および受信を行なわせる機能を有する。す
なわち、システムコントローラ１００はＣＰＵＩ　Ｏ１
〜１０４からのメツセージ送信要求を受けると、そのメ
ンセージを共有メモリ１内の通信バッファへ格納する。

そしてＣＰＬＩＩＯ１〜１０４からの受信要求を受ける
と、通信バッファの内容を取り出し、ＣＰＵＩ　Ｏ１〜
１０４に与える。

次に、実際のプロセッサ間通信を第２図を参照して説明
する。

第１のＣＰＵ１０１上の仕事ＡがＩ１０コントローラ１
１０からの入力データを処理し、その結果を第２（７）
ＣＰＵ１０２および第３のＣＰＵＩＯ３へ渡スためにシ
ステムコントローラ１００に対しメツセージを送信要求
する。このとき、メツセージの中には処理要求先である
第２のＣＰＵＩＯ２と第３のＣＰＵＩ　Ｏ３の論理アド
レスが入っている。そこで、システムコントローラ１０
０は、処理要求先のシステムのアドレスを調べて、その
メツセージを第１の待行列ポインタ２４ａの第１の通信
バッファ２２ａおよび第２の待行列ポインタ２４ｂの第
２の通信バッファ２２ｂに格納する。

第１のＣＰＵＩ　Ｏｌ上の仕事Ａは上記終了を受は取る
と、引き続きＩ１０コントローラ１１０からの入力デー
タを受は取り、そのデータの処理を行なう。

次に、第２のＣＰＵＩ　Ｏ２上の仕事Ｂがメツセージ受
信要求をシステムコントローラ１００に対して行なうと
、システムコントローラ１００は、第１の待行列ポイン
タ２４ａの第１の通信バッファ２２ａからメツセージを
取り出して第２のＣＰＵ１０２へ渡す。メツセージを受
は取った第２のＣＰＵ１０２では、仕事Ｂが上記メツセ
ージを基に処理を行ない、その結果を第４のＣＰＵ１０
４へ渡すためにシステムコントローラ１００に対しメツ
セージを送信要求する。同様に第３のＣＰＵ１０３上の
仕事Ｃもシステムコントローラ１００に対してメツセー
ジ受信要求を出してメツセージを受信し、そのメツセー
ジを基に処理を行ない、その結果を第４のＣＰＵ１０４
へ渡すために、システムコントローラ１００に対してメ
ツセージを送信要求する。システムコントローラ１００
は、第２のＣＰＵ１０２からのメツセージあるいは第３
のＣＰＵ１０３からのメツセージを第４のＣＰＵ１０４
上の仕事りへ渡すために第３の待行列ポインタ２４ｃの
第３の通信バッファ２２ｃに格納する。

次に、第４のＣＰＵ１０４の仕事りがメツセージ受信要
求をシステムコントローラ１００に対して行なうと、シ
ステムコントローラ１００は第３の待行列ポインタ２４
ｃの第３の通信バッファ２２Ｃからメツセージを取り出
して、第４のＣＰＵ１０４へ渡す。メツセージを受けた
第４のＣＰＵ１０４では、仕事りが上記メツセージを基
に処理を行ない、その結果をＩ１０コントローラ１１０
へ出力し、続けて第２のＣＰＵ１０２あるいは第３のＣ
ＰＵ１０３からのメツセージを待つ。

このとき、システムコントローラ１００は第３図に示す
ような順序で動作をする。すなわち、他のＣＰＵからの
割込みを検知すると（ステップ５Ｔ１）、その割込みの
種類がどのような要求であるかを判断する（ステップ５
Ｔ２）。その結果、処理要求元のＣＰＵから処理要求先
のＣＰＵへの送信要求であれば、送信メツセージ中の要
求先アドレスを調査しくステップ５Ｔ３）　、該当する
全ての送信メツセージを待行列にキューイングするとと
もに（ステップ５Ｔ４）　、処理要求元ＣＰＵに対して
該処理の終了を通知する（ステップ５Ｔ５）。

割込みが処理要求先からの受信要求であれば、待行列か
らメツセージを取り出し、該処理要求先のＣＰＵに通知
する（ステップ５Ｔ６）。システムコントローラ１００
は上記処理を繰り返す。

このようにして、第１のＣＰＵＩ　０１から第２のＣＰ
ＵＩ　Ｏ２および第３のＣＰＵ１０３、第２（７）ＣＰ
Ｕ１０２および第３のＣＰＵ１０３がら第４のＣＰＵ１
０４への通信が行なわれる。

なお、上記実施例においては、複数の処理要求先を指定
するときに処理要求メツセージの中に処理要求先アドレ
スを格納するように構成したが、これをメイルボックス
２６ａ内に格納するように構成してもよい。そのときの
処理の流れを第４図に示す。この場合、処理要求先のア
ドレスをメイルボックス２６ａ内を調べて決定する（ス
テップ５Ｔ３ａ）以外は、上記実施例と同様である。

〔発明の効果〕

以上説明したように本発明は、処理要求元のプロセッサ
からの送信メツセージを同時に複数のプロセ、すに送信
する場合、１回の送信要求で実行するようにしたことに
より、特に同一のデータを複数のプロセッサで同一の処
理を行ない、その結果を比較するというようなシステム
を構成する場合、プロセンサ間の通信効率が向上すると
いう効果がある。

【図面の簡単な説明】 第１図は本発明によるプロセッサ間通信方法の一実施例
が適用されるマルチプロセッサシステムを示す構成図、
第２図はプロセッサ間通信のデータの待行列への接続方
法の一例を示す説明図、第３図および第４図は第１図の
システムの動作を説明するためのフローチャート、第５
図は従来方法が適用されるマルチプロセッサシステムを
示す構成図、第６図は従来方法を説明するための動作関
連図である。 ■・・・共有メモリ、６・・・高速バス、１００・・・
システムコントローラ、１０１〜１０４・・・プロセッ
サ、１１１．１１２・・・入出力装置。

Claims (1)

【特許請求の範囲】
1. 複数のプロセッサと、この複数のプロセッサが共通にそ
   の内容を参照および更新をすることが可能な共有メモリ
   と、前記複数のプロセッサを管理するシステムコントロ
   ーラとを備え、前記共有メモリ上に、要求元のプロセッ
   サから要求先のプロセッサに伝達される処理要求の内容
   を格納する複数の通信バッファと、この複数の通信バッ
   ファを順次接続して待行列に構成する待行列ポインタと
   を設け、前記処理要求を前記通信バッファを介して要求
   元のプロセッサから要求先のプロセッサへ伝達するマル
   チプロセッサシステムにおいて、前記処理要求内に処理
   要求先のプロセッサのアドレスを複数個記憶し、同一処
   理要求を複数のプロセッサに通知する際に、１回の処理
   要求で実行することを特徴とするプロセッサ間通信方法
   。