JPH0466133B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はデイジタル記録信号再生装置に係り、
特に複数個の重みづけをした電流源で積分する積
分形のデイジタル・アナログ変換回路に関する。

〔発明の背景〕

従来のデイジタル・オーデイオ再生装置の複数
個の重みづけをした電流源で積分する積分形のデ
イジタル・アナログ変換回路（以下DACと略す）
を第１図に示す。この例は1982年１月18日付日経
エレクトロニクス「デイジタル・オーデイオ用の
低歪率16ビツトIC Ａ−Ｄ，Ｄ−Ａ変換器」で開
示されたものである。１は積分器の容量、２は積
分器のオペアンプ、３は容量１のリセツトスイツ
チ、４はアナログ出力、５は上位ビツトの電流ス
イツチ、６は下位ビツトの電流スイツチ、７は上
位ビツトの電流源、８は下位ビツトの電流源、９
は上位ビツトのカウンタ、１０は下位ビツトのカ
ウンタ、１１はタイミング信号発生用の制御回
路、１２はクロツク入力、１３は変換命令入力、
１４はカウンタ用のクロツク入力、１５はデータ
入力である。第２図に動作説明用のタイムチヤー
トを示す。１６は積分器出力、１７はリセツトス
イツチ導通期間、１８はデータ入力期間、１９は
上位ビツトのカウンタ計測期間、２０は下位ビツ
トのカウンタ計測期間、２１は上位ビツトの電流
スイツチ導通期間、２２は下位ビツトの電流スイ
ツチ導通期間、２３はアナログ変換された信号を
出力する出力期間である。

まずリセツトスイツチ導通期間１７でリセツト
スイツチ３を閉じて前サイクルでの変換値を放電
させる。それと同時にデータ入力期間１８でデー
タをカウンタにセツトする。その後上位ビツトの
電流スイツチ５および下位ビツトの電流スイツチ
６を閉じ、入力したデイジタルデータによつて決
まるカウンタの計測期間だけ、上位ビツトの電流
源７と下位ビツトの電流源８から積分器のオペア
ンプ２で、積分器の容量１に充電し、期間２１と
２２に示すように積分器１６が変化して止まる。
上位ビツトの電流源７と下位ビツトの電流源８の
電流比は、上位ビツトのカウンタ９と下位ビツト
のカウンタ１０とのビツト数により、一例として
それぞれ８ビツトの場合は2⁸＝256倍の重みづけ
をする。期間２１および２２が終了した時点の積
分器出力１６がデイジタルのデータをアナログに
変換した値であり、出力期間２３で次段に出力を
得る。ここで上位ビツトのカウンタ計測期間１９
の終了時点と上位ビツトの電流スイツチ導通期間
２１の終了時点の時間的差はクロツクがカウンタ
に入力されてから最上位ビツトまで変化が行きと
どくまでの遅延時間が１クロツク以上の時間にな
ることによる悪影響を除くためにデータが８ビツ
トであるにもかかわらず上位ビツトのカウンタ９
を９ビツトのカウンタで構成し、８ビツトの計数
が終了した後、一定期間の計数を行つた後で上位
ビツトの電流スイツチ５を開く。すなわち一定期
間のオフセツトを加えている。たとえ遅延時間が
１クロツク以下の時間であつてもオフセツトを加
えなければ、上位ビツトのカウント数が０の場合
と１以上の場合とで第３図に示すような不連続を
示す。２４はデイジタル入力に対するアナログ出
力の特性曲線、２５は２４のうちの上位ビツトが
０の期間を示す。２６はオフセツトを加えた場合
の特性曲線である。２４に示すような不連続性を
持つDACを用いてデイジタルオーデイオ信号を
アナログ信号に変換すると歪率を劣化させる。２
４の特性を示す理由は、第２図において２５の期
間は上位ビツトのカウンタ計数期間１９が０とな
り、下位ビツトのデータに比例したアナログ出力
を得る。次に上位ビツトのデータ９が１になると
上位ビツトのカウンタ計数期間１９が１となる
が、リセツトスイツチの遅延時間のためにリセツ
トスイツチ導通期間１７が遅れ１９側に入り込ん
でくるため上位ビツトの１が、下位ビツトのフル
スケールより小さくなるためである。これをなく
すためには上位ビツトのカウンタ９の計数が０で
あつても一定のオフセツト期間を加えることで、
リセツトスイツチ導通期間１７が遅れても上位ビ
ツトの電流スイツチ導通期間２１を17より遅くで
きるので特性曲線２６に示すようにできる。

また第１図のリセツトスイツチ３には通常
FETのアナログスイツチが使われるがオン抵抗
の電圧依存性を避けるためにもオフセツト期間を
設けることが望ましい。しかし前述の方法ではオ
フセツト期間はカウンタの遅延時間によつて決ま
つているので、オフセツト期間を自由に設定する
ことができない。

カウンタのオフセツト期間を自由に設定する方
法としては、第４図に示すような周知のバイナリ
ー加算回路を使用してカウンタにセツトするデイ
ジタルデータと所望のオフセツトカウント数を加
算してからカウンタにデータセツトする方法があ
る。

第４図は４ビツトバイナリアダー
TTL74LS82Aであるが、16ビツトDACの場合は
74LS83Aのアダー４個が必要であり、さらにキ
ヤリーが出るため上位８ビツト、下位８ビツト用
のカウンタをエツジ検出を含めてそれぞれ10ビツ
トカウンタにする必要があるので、74LS74のＤ
−FFが２個追加となり回路規模の増大を招く。
また第５図に示すように、積分を開始してから一
定期間すぎてからカウンタにクロツクを供給する
方法もあるが、オフセツト期間をカウンタで決め
るか、Ｄタイプフリツプフロツプ（以後Ｄ−FF
と略す）の遅延により決定するため回路規模の増
大を招く。その理由は、DACをモノリシツクIC
化するにはカウンタは回路規模を下げるため非同
期式バイナリカウンタ（リプルカウンタ）を使用
するのが得策であり、カウンタ初段の動作速度の
速い部分はECL（エミツタカツプルドロジツク）
等を使用する。この場合オフセツト期間を決定す
るカウンタまたはＤ−FFはECLで構成する必要
があるためである。第５図において３４はデイジ
タルデータ入力回路、３５は９ビツトバイナリカ
ウンタ、３６，３７はセツトリセツトフリツプフ
ロツプ（以後SR−FFと略す）３８はAND回路、
３９はＤ−FF5段で構成されたオフセツト加算回
路である。３１はクロツク供給端子であり、３２
はタイミング信号入力端子、３３は電流スイツチ
（第１図の５，６）を制御する出力端子である。
３２に正のトリガパルスが入力されるとSR−FF
３６，３７の出力は“HI”となり、３３は
“HI”となつて積分が開始される。一方カウンタ
へのクロツクは３９のＤ−FFを５段経た後供給
される。即ち常に５クロツクのオフセツトが加算
されることとなる。カウンタにクロツクが供給さ
れると、データ入力回路３４によつてセツトされ
た数だけ計数され、SR−FF３６のリセツト入力
が“HI”になると、３３は“LO”となつて積分
が終了する。

第５図の回路は上記の如く動作し所望のオフセ
ツトを加えることができるが、オフセツト回路３
９をECLで構成する必要がある場合には回路規
模が増大し、ICのチツプ面積の増大、消費電力
の増加を招くことになる。

〔発明の目的〕

本発明の目的は回路規模の増大の少ないオフセ
ツト加算回路を実現し、デイジタルとアナログ変
換特性の不連続性による歪率劣化の少ないデイジ
タルオーデイオ再生装置を提供することにある。

〔発明の概要〕

本発明の要点は、積分形デイジタル・アナログ
変換回路のカウンタにリプルカウンタを採用し、
計数終了の信号とカウンタ中途段の出力の論理積
をとることによつて、オフセツト回路を構成する
ことにある。

〔発明の実施例〕

以下、本発明の動作を説明し具体的な構成例を
示す。第６図に本発明の構成図を示す。１０１は
デイジタル・オーデイオ記録媒体、１０２は信号
読取装置、１０３は波形等化器、１０４はデータ
ストローブ回路、１０５はデイジタル信号処理回
路、１０６はデイジタル・アナログ変換回路、１
０７はリサンプル回路、１０８は増幅回路、１０
９はスピーカである。

デイジタル・オーデイオ記録媒体１０１に記録
された情報を信号読取装置１０２で電気信号とし
て取り出し、波形等化器１０３で誤り率の最も少
ない状態でデイジタル符号にするように波形等化
し、データストローブ１０４でデイジタル符号と
する。その後、デイジタル信号処理回路１０５
で、デイジタル符号の誤り検出、訂正を行なつて
正しいデイジタル符号として、デイジタル符号の
オーデイオ信号を得る。この信号をデイジタル・
アナログ変換回路１０６に加えてアナログ信号に
変換し、リサンプル回路１０７でオーデイオ信号
をアナログ波形として得る。その後増幅回路１０
８で増幅してスピーカ１０９を駆動して音声を得
るデイジタルオーデイオ装置である。

デイジタル・アナログ変換回路１０６の動作を
さらに図面を用いて詳細に説明する。第７図は、
本発明の動作を説明する図であり、第２図と同一
符号のものは同一動作期間および波形である。２
７は上位ビツトのカウンタの計数期間、２８は下
位ビツトのカウンタの計数期間、２９は上位ビツ
トの電流スイツチの導通期間、３０は下位ビツト
の電流スイツチの導通期間である。リセツトスイ
ツチ導通期間１７で前サイクルでの変換値を放電
させると同時にデータ入力期間１８でデータをカ
ウンタにセツトする。上位ビツトの電流スイツチ
を導通させると同時に、上位ビツトのカウンタの
計数を始め、計数終了後、一定期間たつてから電
流スイツチの導通を終了させることで上位ビツト
のカウンタの計数期間２７と上位ビツトの電流導
通期間２９にする。下位ビツトのカウンタの計数
期間は２８で、下位ビツトの電流導通期間は３０
で示す。下位にはオフセツトを必要としないの
は、たとえ上位ビツトのように期間１７が２８，
３０にくい込んでもall“０”の付近の最下位ビツ
トのみであり問題とならないためである。このよ
うに上位ビツトの電流スイツチの導通期間にオフ
セツトを設けることで、デイジタル入力に対する
アナログ出力の変換特性を第３図の２６のように
できる。

第８図に本発明の一実施例を示す。簡単のため
デイジタルデータは５ビツト、回路構成は汎用の
TTLで説明する。第８図において５３〜５７が
デイジタルデータ入力端子であり５７が最上位ビ
ツト（MSB）、５３が最下位ビツト（LSB）の入
力端子である。５８はカウンタにデータをセツト
するロード信号端子、５１はカウンタにデータを
セツトするロード回路であり、６２〜７１は
74LS00であり、７２は74LS04である。５２は６
段のリプルカウンタであり74LS74で構成されて
いる。５９はクロツク入力端子である。８０はナ
ンド回路で74LS00、７９はSR−FFであり
74LS74で構成している。６０はセツト端子、６
１は出力端子であり電流スイツチを制御する。８
０がオフセツト加算回路である。

動作を第９図のタイムチヤートを使つて説明す
る。ロード端子５８に正のパルスが入力されると
カウンタ７７〜７３には一例として“01101”の
５ビツトのデータがセツトされる。７８はカウン
ト終了を検出するためのエツジ検出を行うカウン
タでありデータロード時は常にセツトされる。こ
の後５９にクロツクパルスが印加されるとカウン
タは７３のＱ〜７７のＱの如く動作し、“01101”
即ち13個の計数が終わるとカウンタ７８のＱは立
下がる。カウンタにクロツクを供給すると同時に
６０にパルスを入力しSR−FF７９の出力６１を
“HI”とする。この状態で電流スイツチは導通状
態になる。カウンタ７８のＱが立下がつたとき、
この信号をカウンタ７９のリセツト入力に接続す
れば６１は１３の計数で“LO”となるが、オフ
セツトを４印加するため第８図に示す例ではカウ
ンタ７８のＱとカウンタ７５のＱの論理積をナン
ド回路８０を介して得この信号をカウンタ７９の
リセツトに入力することにより第９図６１に示す
如く９１のオフセツト４クロツクを得ることがで
きる。７５のＱからとつた信号を７６Ｑからとる
ことにより８クロツクのオフセツトとすることも
可能であり、組みあわせにより所望の値とするこ
とも容易にできる。またカウンタ出力はリプル形
のため７７，７６，７５，７４の順に出力がわず
かずつ遅れるため論理積をとつてもヒゲがでるこ
とはない。以上説明したように、論理積回路１個
で所望のオフセツト期間を得ることができる。

次に第１０図、第１１図を使つてオフセツトカ
ウント期間とリプルカウンタ遅延時間の関係につ
いて述べる。第１０図は本発明の別の実施例であ
り、２０１には20MHzのクロツク信号が入力され
ている。２０２，２０３はECL構成されたＴタ
イプフリツプフロツプ（Ｔ−FF）でありクロツ
クの立上がりエツジで分周動作を行う。２０２，
２０３の伝達遅延時間は20nSとする。２０４は
ECL−i²Lインタフエース回路であり伝達遅延時
間は30nSとする。２０５〜２０９はi²Lで構成さ
れたＴ−FFであり、クロツクの立上がりエツジ
で分周動作を行う。２０５〜２０９のＴ−FFの
伝達遅延時間は50nSとする。２１０はアンド回
路であり２１１はカウント終了信号出力端子であ
る。第１０図で示されたカウンタ構成は、初段、
次段の高速段だけを回路規模の大きいECL回路
を用い３段目以降は回路規模の小さい低速のi²L
回路を使つて全体の回路規模を小さくできる効果
がある。第１０図のそれぞれのフリツプフロツプ
の出力タイムチヤートを第１１図に示す。第１１
図はＴ−FFそれぞれの伝達遅延時間を含めて示
している。

第１１図において、最終段の出力２０９のＱが
カウンタ終了信号であり、アンド回路２１０で２
０６のＱの信号との論理積をとることにより２１
１に示す、オフセツトカウントを含んだカウント
終了信号が得られる。付加されたオフセツト期間
は第１１図の（２１３の期間）−（２１２の期間）
となり、オフセツト期間を確実に付加するには途
中段以降の伝達遅延時間の和（すなわち２１２）
より大きなパルス幅（２１３）を持つカウンタ出
力と最終段の論理積をとればよい。

〔発明の効果〕

本発明によれば、デイジタル・アナログ変換回
路の積分期間を、カウンタにセツトするデータ値
にかかわらず常に一定期間長くするオフセツト回
路を極めて小規模な回路で実現することができる
ので、変換特性の不連続性による歪率劣化の少な
いデイジタル・アナログ変換ICを小規模で構成
出来る効果がある。

【図面の簡単な説明】

第１図は従来の積分形DACのブロツク図、第
２図は第１図の動作説明図、第３図は第１図の変
換特性図、第４図はアダー回路図、第５図はオフ
セツト加算回路図、第６図は本発明の実施例を含
むブロツク図、第７図は本発明の動作説明図、第
８図は本発明の一実施例を示す図、第９図は第８
図のタイムチヤート図、第１０図は本発明の他の
実施例を示す図、第１１図は第１０図のタイムチ
ヤート図である。 ５１…デイジタルデータ入力回路、５２…６ビ
ツトリプルカウンタ、８０…ナンド回路、７９…
SR−FF、５９…クロツク入力端子、６０…セツ
ト入力端子、６１…電流スイツチ制御端子、９１
…オフセツト期間、２１１…アンド回路。

Claims (1)

【特許請求の範囲】
1. １ 積分器と、電流源と、デイジタルデータのビ
   ツト数に１以上加算した段数を有し前記デイジタ
   ルデータを計数する非同期式リプルカウンタと、
   前記非同期式リプルカウンタの途中段の出力と最
   終段の出力との論理積演算を行い前記非同期式リ
   プルカウンタの計数終了後の一定期間のオフセツ
   ト信号を発生する演算回路と、前記非同期式リプ
   ルカウンタが前記デイジタルデータを計数する期
   間及び前記オフセツト信号を発生する期間前記電
   流源からの電流を前記積分器に供給する制御回路
   を備えたことを特徴とするデイジタル・アナログ
   変換回路。