JPH0430625A

JPH0430625A - Ａ／ｄ変換装置

Info

Publication number: JPH0430625A
Application number: JP2134991A
Authority: JP
Inventors: Yasunori Tani; 泰範谷; Kozo Nuriya; 塗矢　康三; Tetsuhiko Kaneaki; 哲彦金秋
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1990-05-24
Filing date: 1990-05-24
Publication date: 1992-02-03
Anticipated expiration: 2011-07-03
Also published as: JP2512205B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明はアナログ信号をディジタル信号に変換するアナ
ログ／ディジタル（Ａ／Ｄ）変換装置に関するものであ
る。

従来の技術近年のディジタル技術の発展に伴い、アナログ信号とデ
ィジタル信号のインターフェースであるＡ／Ｄ変換装置
の性能が重要な影響を持つようになっている。従来より
用いられているＡ／Ｄ変換装置の一例を第４図に示し、
その説明を行う。第４図に示したＡ／Ｄ変換装置は逐次
比較型と呼ばれ、以下のように動作する。

（１）逐次比較レジスタ４３のＭＳＢ（最上位ビット）
を“１”　他を“０”にセットし、これをＤ／Ａ変換器
（以下ＤＡＣと称す）４４に出力する。

（２）アナログ入力とＤＡＣ４４の出力とを比較器４１
で比較し、比較器４１の出力に応じてレジスタ制御回路
４２は、　（アナログ入力）≧（ＤＡＣ４４の出力）な
らば現在問題にしているビットを“１”にし、１つ下位
のビットに“１”をセットシ、（アナログ入力）＜　（
ＤＡＣ４４の出力）ならば現在問題にしているビットを
“０”にし、１つ下位のビットを“１”にセットする。

（３）（１’ｊ〜（２）をＭＳＢからＬＳＢ　（最下位
ビット）まで繰り返す。

（４）逐次比較レジスタ４３からデータを取り出しディ
ジタル出力とする。

発明が解決しようとする課題しかしながら前記従来の構成では、分解能をあげるため
にビット数を増加させると、変換時間が増加するため、
サンプリング周波数を維持するにために比較器４１およ
びＤＡＣ４４に非常な窩速動作が要求される。しかもＬ
ＳＢに近くなるほど周辺ノイズの影響を受は易くなると
いう問題点があった。

本発明は前記の問題点を解決するもので、周辺ノイズの
影響を受けに＜＜、シかもビット増加による使用素子の
高速化が必要ないＡ／Ｄ変換装置を提供するものである
。

課題を解決するための手段この目的を達成するために本発明は、アナログ信号をデ
ィジタル信号に変換する複数個のＡ／Ｄ変換器と、アナ
ログ信号をレベルの異なる複数の信号に変換して前記複
数個のＡ／Ｄ変換器にそれぞれ入力するレベル変換手段
と、前記複数個のＡ／Ｄ変換器出力の内の一出力を基準
出力として前記複数個のＡ／Ｄ変換器出力の内の他の出
力との比率を求める比率検出手段と、前記比率検出手段
の出力に応じて前記他の出力のレベル調整を行うレベル
調整装置と、前記レベル調整装置出力および前記基準出
力よりいずれかを選択的に切り換えて出力するようにし
、前記複数個のＡ／Ｄ変換器出力のレベルに基づき、前
記複数の出力のレベルが所定の値を越えると直ちに切り
換え動作を行うとともに前記比率検出手段の動作を一時
停止し、前記複数の出力のレベルが所定のレベル以下に
なってから一定の時間が経過した後に前記複数の出力の
ゼロクロスおよび微小レベルを検出し、この後さらに所
定の時間が経過する以前にゼロクロスが検出された場合
は前記ゼロクロス付近で、ゼロクロスが検出されなかっ
た場合は前記微小レベル付近で切り換え動作を行うよう
にしたことを特徴とするＡ／Ｄ変換装置で構成される。

作用前記した構成により本発明は、予め複数個設定した入力
レベルに応じてそれぞれ専用にＡ／Ｄ変換器を備え、そ
れぞれのディジタル出力の杖態に応じディジタル的に切
り替えて用いるようにするこによって、周囲のノイズの
影響を受けにくく、またディジタル的に切り替えを行う
ため切り替えに伴うノイズの影響を受けることなく高分
解能のＡ／Ｄ変換装置を低分解能のＡ／ｐ変換器を用い
て実現することができるものである。しかも使用する素
子の動作速度は従来通りでよい。

さらに信号の切り替えを、波形のレベルが大きくなった
ときには直ちに、波形のレベルが小さくなったときには
一定の時間が経過した後にゼロクロス付近または微小レ
ベル付近で切り換え動作を行うようにしたため、切り換
え箇所が小振幅の箇所であるために切り換えに伴う波形
不連続もほとんど発生しない。

実施例以下、本発明の実施例について図面を参照しながら説明
する。

第１図は本発明によるＡ／Ｄ変換装置の一実施例を表す
ブロック図である。第１図を説明すると、１は低域通過
フィルタ（以下ＬＰＦと称す）であり、アナログ入力信
号の帯域制限を行う。２は増幅器であり、ＬＰＦＩから
出力されるアナログ信号を増幅する。ここでは利得が２
倍（約６ｄＢ）のものを用いている。３，４は特性のそ
ろったＡ／Ｄ変換器（以下ＡＤＣと称す）であり、アナ
ログ信号をディジタル信号に変換する。ここでは４ビツ
ト分解能のものを用いている。５は比率検出器であり、
レベル検出器７の出力が“０′のときに限りＡＤＣ３，
４から出力されるデータの比較を行い、両者が一致する
ように比率を計算し、４ビツトの係数データとして出力
する。６は乗算器であり、入力Ｘ、　　Ｙに与えられる
各々４ビツトのデータの乗算を行い、乗算結果の７ビツ
トの最下位を四捨五入し、上位６ビツトを振幅制限して
下位５ビツトをＰから出力する。なお、ｘ、　　ｐは符
号つき２の補数、Ｙは符号なし絶対２進数である。

７はレベル検出器であり、ＡＤＣ４の出力の絶対値が一
定の値以上になると“１”を、それ未満では“０”を出
力する。ここでは入力が±７以上のとき端子Ａから“１
”を出力し、入力が±２以上のとき端子Ｂから１”を出
力するようになっている。８はセレクタ制御回路であり
、レベル検出器７の出力とＡＤＣ４の出力の符号ビット
（以下ＭＳＢと称す）に基づきセレクタ９の制御を行う
。

９はセレクタであり、端子Ｃに与えられる制御信号が“
１″ならば端子Ａに与えられる信号を出力し、　′０”
ならば端子Ｂに与えられる信号を出力する。端子Ａは５
ビツト入力であるが、端子Ｂは４ビツト入力であり、端
子Ｂに与えられたデータを出力するときには、そのデー
タの符号ビットを上位に１ビツト付は加えることにより
５ビツト出力としている。

次に第１図の動作を説明する。ＬＰＦｌによって帯域制
限されたアナログ入力がＡＤＣ３には直１！、ＡＤＣ４
には増幅器２によって２倍に増幅されて与えられる。Ａ
ＤＣ３，４の特性がそろっているのでＡＤＣ４がオーバ
ーフローしないようなアナログ入力が与えられていると
きには、ＡＤＣ４からはＡＤＣ３に比べて２倍の値が出
力されていることになる。したがって、ＡＤＣ４の出力
を１ビツト（２倍に相当する）だけ下位にシフトすれば
、ＡＤＣ３，４の出力は一致することになる。

ここで増幅器２はアナログ素子であるから、実際には正
確に２倍の利得にならず、誤差が存在する。このために
ＡＤＣ３，４の出力は一致しないので、比率検出器５は
両者の大小関係に応じて比率を計算して乗算器６のＹ入
力へ係数データを出力し、両者が一致するようにする。

このときの比率検出器５の係数データ計算方法としては
、ＡＤＣ４の出力の値をＡＤＣ３の出力の値で割った商
を求めても良いが、例えばＡＤＣ３の出力値が“０１０
０”になるような入力に対して、このときのＡＤＣ４の
出力値を記憶するようにしてもよい。

さて、大振幅のアナログ入力が与えられるとＡＤＣ４は
オーバーフローし、ＡＤＣ３のみが正常に動作する。こ
のときレベル検出器７はＡＤＣ４がオーバーフローして
いることを検出し、このとき比率検出器５は動作を一時
停止し、セレクタ９はセレクタ制御回路８の制御信号に
基づいて、ＡＤＣ３から乗算器６を介して端子Ａに入力
される信号を選択する。ＡＤＣ４がオーバーフローしな
いようなアナログ入力が与えられたとき、レベル検出器
７はＡＤＣ４がオーバーフローしていないことを検出し
、このとき比率検出器５は前記したような動作を行い、
乗算器６のＰ出力は演算誤差の範囲内でＡＤＣ４の出力
と一致する。これらの出力をセレクタ９を用いセレクタ
制御回路８の制御信号に基づいて切り替えるようにして
いる。

ココでセレクタ制御回路８の動作について詳しく説明す
る。

第２図は第１図におけるセレクタ制御回路８の具体例を
示すブロック図である。第２図で、２０はカウンタであ
り、リセット端子Ｒが“０”のとき端子Ｃより入力され
るクロック信号ＣＬＫをカウントする。ここではクロッ
クとして４ｋＨｚのパルスを入力しており、１２８をカ
ウントするとＱｌより“１”を出力し、１９２をカウン
トするとＱ２より“１″を出力する。また、リセット端
子Ｒに“１″が与えられるとカウンタはリセットされ、
Ｑｌ、Ｑ２ともに“０″となる。２１はＤフリップフロ
ップであり、カウンタ２０同様クロツク信号ＣＬＫが与
えられている。２３．２４はリセット付きのＤフリップ
フロップ、２５はセット、　リセット付きのＤフリップ
フロップである。

２２は排他的論理和ゲート（以下ＦＯＲゲートと称す）
、２６は一方入力が負論理の論理積ゲート（以下ＡＮＤ
ゲートと称す）である。

第３図は第１図のＡ／Ｄ変換装置の動作を説明するため
の波形図である。第３図で、（Ａ）はＡＤＣ３の出力信
号、（Ｂ）はレベル検出器７のＡ端子の出力信号、（Ｃ
）はセレクタ制御回路８のＹ出力をそれぞれ表している
。（Ａ）の閾値ｖｔ、−ｖｔはＡＤＣ４がオーバーフロ
ーするレベルを、Ｖｓｌ−Ｖｓはレベル検出器７が検出
する微小レベルを、それぞれ表している。

次に、第２図のセレクタ制御回路８の動作について第１
図、第３図とともに説明する。セレクタ制御回路８の端
子ＣにはＡＤＣ４の出力の最上位ビット（ＭＳＢ）が与
えられている。この信号はＥＯＲゲート２２の一方の入
力に与えられるとともに、Ｄフリップフロップ２１によ
って遅延されてＦＯＲゲート２２の他方の入力に与えら
れる。

このためＥＯＲゲート２２の出力はＡＤＣ４の出力のＭ
ＳＢが反転するごとにパルス信号を出力する。ここで、
ＡＤＣ４の出力のＭＳＢはＡＤＣ３の出力の符号と一致
し、しかも符号の反転は、当然のことながらゼロの近傍
で生じる。つまり、ＥＯＲゲート２２はＡＤＣ３出力が
ゼロクロスするごとにパルス信号を発生している。

さて、ＡＤＣ３の出力がＶｔより小さくなると、レベル
検出器７のＡ端子出力が１”から“０″に反転する（第
３図の時刻ｔ１）。レベル検出器７のＡ端子出力はカウ
ンタ２０およびＤフリップフロップ２３．２４．２５の
リセット端子Ｒに与えられているため、これらのリセッ
トが解除され、カウンタ２０はクロック信号ＣＬＫのカ
ウントを開始する。この時点でＤフリップフロップ２３
はまだ１クロツクも入力されていないのでＱ出力は“Ｏ
”であり、またＤフリップフロップ２４のＱ出力も同様
に“０”であるからＡＮＤゲート２６の出力も“０”の
ままであり、よってＤフリップフロップ２５の端子　は
“１″　すなわちセレクタ制御回路８の出力Ｙは“１”
である。カウンタ２０がクロック信号ＣＬＫを１２８回
カウントするとまず端子Ｑ１が“１”になる。故に、Ｄ
フリップフロップ２３の出力端子Ｑが“０”から“１”
に変化する（第３図の時刻ｔ２）。ここではクロック信
号ＣＬＫは４ｋＨｚであるので、ＡＤＣ３の出力が閾値
Ｖｔより小さくなった後３２ｍｓでＤフリップフロップ
２３の端子Ｑが“０”から“１″へ変化する。このあと
最初のゼロクロス点（第３図の時刻ｔ３）でＥＯＲゲー
ト２２からパルス信号が出力され、Ｄフリップフロップ
２５の端子　が“１”から“０”に反転する（第３図の
時刻ｔ３）。すなわち、セレクタ制御回路８はＡＤＣ３
の出力が閾値Ｖｔより小さくなってから３２ｍ５後の最
初のゼロクロス点で出力Ｙが“１”から“０”へ反転す
る。

次いで、閾値Ｖｔより大きなレベルの信号がレベル検出
器７に入力されると、レベル検出器７の出力は直ちに“
１”になるため（第３図の時刻ｔ４）、カウンタ２０お
よびＤフリップフロップ２３、　２４．　２５がリセッ
トされ、出力Ｙは直ちに“１”になる（第３図の時刻ｔ
４）。次いで、レベル検出器７の入力が閾値Ｖｔ以下に
なると（第３図の時刻ｔ５）、この時点からカウンタ２
０がカウント動作を開始し、３２ｍ５後にはＤフリップ
フロップ２３のＱ出力が“１”になって、Ｄフリップフ
ロップ２５はＥＯＲゲート２２からのパルス信号を待機
する杖態になる（第３図の時刻ｔ８）。

この後さらに１Ｂｍｓが経過する間にカウンタ２０はさ
らにクロック信号ＣＬＫを６４回（合計１９２回）カウ
ントし、端子Ｑ２が“１”になる。故に、Ｄフリップフ
ロップ２４の出力端子Ｑが“０”から“１”に変化する
（第３図の時刻ｔ７）。しかし、このときＡＤＣ３の出
力はＶｓよりも大きいので、レベル検出器７のＢ端子出
力からＡＮＤゲート２６の負論理入力端子へ“１”が入
力されており、したがって、ＡＮＤゲート２６の出力は
“０”である。すなわち、Ｄフリップフロップ２５のセ
ット端子には“０”が入力され、端子　は“１″のまま
である。このあと最初にＡＤＣ３の出力がＶＳ未満にな
るとき（第３図の時刻ｔ８）レベル検出器７のＢ端子出
力からＡＮＤゲート２６の負論理入力端子へ“０”が入
力され、ＡＮＤゲート２８からＤ７！Ｊツブフロップ２
５のセット端子に“１”が入力されて端子　が“１”か
ら“０”に反転する（第３図の時刻ｔ８）。すなわち、
セレクタ制御回路８は、ＡＤＣ３の出力が閾値Ｖｔより
小さくなってから３２ｍ５以上４８ｍ５以内にゼロクロ
スしない場合は最初にＡＤＣ３の出力がＶｓより小さく
なったときに出力Ｙが“１″から“０”へ反転する。

以上説明したように、セレクタ９は入力されているアナ
ログ入力の信号振幅が小さいときには増幅器２によって
増幅された信号をＡ／Ｄ変換してこれを出力し、アナロ
グ入力の信号振幅が大きいときには直接Ａ／Ｄ変換を行
ってこれを出力するようにし、この際の切り替え動作を
前記のように行うことにより、信号振幅が大きいときに
１周期の間で頗繁に切り替えが行われることなく、切り
替えによる波形の不連続発生頻度がが大幅に軽減され、
また、切り替えによる波形の不連続等の問題が少ないゼ
ロクロス付近または微小レベルで切り換えるようにして
いるので、切り替えの際の歪の発生それ自体をも小さく
抑えることができる。

この際、アナ、ログ入力に直流オフセットがあるような
場合などには信号レベルが小さくなっても長時間ゼロク
ロスしない場合があるが、このときも微小信号レベルＶ
ｓを適切に設定すれば前記したような動作によって適切
に切り替えがなされる。

このように、アナログ入力の信号振幅の大小に関わりな
く高分解能でＡ／Ｄ変換を行うことができ、また、通常
アナログの増幅器２としては高性能のものを容易に得る
ことができるため、前記のように構成することにより、
増幅器２の利得をあまり問題にすることなく高ビツト高
分解能のＡ／Ｄ変換装置を得ることができる。ここでＡ
／Ｄ変換器としても必ずしも高分解能のものを用いる必
要はなく、動作速度も従来通りのもので良い。また、増
幅器２の利得をどれだけにするかでＡ／Ｄ変換装置の出
力を何ビットにするかが決まるため、必要に応じて増幅
器２の利得を変化させることにより出力のビット数を変
化させることができる。また、出力の切り替え等は全て
ディジタル的な操作で行われるため、これに伴うノイズ
やクリック音の影響も無い。

なお、本実施例においてアナログ入力を増幅してＡＤＣ
４に入力するようにしているが、ＡＤＣ４に対しては直
接入力し、ＡＤＣ３に対して減衰器を用いて減衰させた
信号を入力するようにしても良い。また、Ａ／Ｄ変換器
についても前記の実施例では２個を用いているが３個以
上のＡ／Ｄ変換器を用い、各々に異なったレベルのアナ
ログ入力を加えるようにしても良い。また、セレクタ制
御回路８の時定数（第２図のカウンタ２０のカウント時
間）を３２ｍ５．４Ｂｍｓとしたが、用途によって変更
しても差し支えない。また、レベル検出器７の入力には
ＡＤＣ４の出力を用いているが、ＡＤＣ３の出力を用い
ても同様の動作を構成可能であるし、セレクタ制御回路
８のＣ端子入力にＡＤＣ４の出力のＭＳＢを用いても同
様の動作が可能である。

発明の効果以上のべたように本発明は、アナログ信号をディジタル
信号に変換する複数個のＡ／Ｄ変換器（ＡＤＣ３，４）
と、アナログ信号をレベルの異なる複数の信号に変換し
て前記複数個のＡ／Ｄ変換器にそれぞれ入力するレベル
変換手段（増幅器２）と、前記複数個のＡ／Ｄ変換器出
力の内の一出力を基準出力として前記複数個のＡ／Ｄ変
換器出力の内の他の出力との比率を求める比率検出手段
（比率検出器５）と、前記比率検出手段の出力に応じて
前記他の出力のレベル調整を行うレベル調整装置（乗算
器６）と、前記レベル調整装置出力および前記基準出力
よりいずれかを選択的に切り換えて出力するようにし、
前記複数個のＡ／Ｄ変換器出力のレベルに基づき、前記
複数の出力のレベルが所定の値を越えると直ちに切り換
え動作を行うとともに前記比率検出手段の動作を一時停
止し、前記複数の出力のレベルが所定のレベル以下にな
ってから一定の時間が経過した後に前記複数の出力のゼ
ロクロスおよび微小レベルを検出し、この後さらに所定
の時間が経過する以前にゼロクロスが検出された場合は
前記ゼロクロス付近で、ゼロクロスが検出されなかった
場合は前記微小レベル付近で切り換え動作を行うように
したことにより、アナログ信号レベルが小さくなっても
、常に大振幅のアナログ信号をＡ／Ｄ変換することがで
きるため、周囲のノイズの影響を受けにくり、また、デ
ィジタル的に切り替えを行うため切り替えに伴うノイズ
の影響を受けることなく高分解能のＡ／Ｄ変換装置を低
分解能のＡ／Ｄ変換器を用いて実現することができ、し
かも使用する素子の動作速度は従来通りでよいという優
れたＡ／Ｄ変換装置を実現しうるちのである。しかも信
号の切り替えを波形のレベルが大きくなったときには直
ちに、波形のレベルが小さくなったときには一定の時間
が経過した後ゼロクロス付近または微小レベル付近で切
り換えるようにしたため、波形１周期内での切り替えが
発生せず、切り換え箇所が小振幅の箇所であるために切
り換えに伴う波形不連続もほとんど発生しない。

【図面の簡単な説明】

第１図は本発明によるＡ／Ｄ変換装置の一実施例を表す
ブロック図、第２図は第１図のセレクタ制御回路８の一
実施例を表すブロック図、第３図は第１図のＡ／Ｄ変換
装置の動作を説明するための波形図、第４図は従来のＡ
／Ｄ変換装置の一例を表すブロック図である。１・・・低域通過フィルタ、　　２・・・増幅器、３．
４・・・Ａ／Ｄ変換器、　　５・・・比率検出器、６・
・・乗算器、　　７・・・レベル検出器、　　８・・・
セレクタ制御回路、　　９・・・セレクタ。代理人の氏名　弁理士　粟野　重孝　はか１名区の第図チイジダル田カ

Claims

【特許請求の範囲】　アナログ信号をディジタル信号に変換する複数個のＡ
／Ｄ変換器と、アナログ信号をレベルの異なる複数の信号に変換して前
記複数個のＡ／Ｄ変換器にそれぞれ入力するレベル変換
手段と、前記複数個のＡ／Ｄ変換器出力の内の一出力を基準出力
として前記複数個のＡ／Ｄ変換器出力の内の他の出力と
の比率を求める比率検出手段と、前記比率検出手段の出
力に応じて前記他の出力のレベル調整を行うレベル調整
装置と、前記レベル調整装置出力および前記基準出力よりいずれ
かを選択的に切り換えて出力するようにし、前記複数個
のＡ／Ｄ変換器出力のレベルに基づき、前記複数の出力
のレベルが所定の値を越えると直ちに切り換え動作を行
うとともに前記比率検出手段の動作を一時停止し、前記
複数の出力のレベルが所定のレベル以下になってから一
定の時間が経過した後に前記複数の出力のゼロクロスお
よび微小レベルを検出し、この後さらに所定の時間が経
過する以前にゼロクロスが検出された場合は前記ゼロク
ロス付近で、ゼロクロスが検出されなかった場合は前記
微小レベル付近で切り換え動作を行うようにしたＡ／Ｄ
変換装置。