JPH0467334B2 - - Google Patents
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- JPH0467334B2 JPH0467334B2 JP57038471A JP3847182A JPH0467334B2 JP H0467334 B2 JPH0467334 B2 JP H0467334B2 JP 57038471 A JP57038471 A JP 57038471A JP 3847182 A JP3847182 A JP 3847182A JP H0467334 B2 JPH0467334 B2 JP H0467334B2
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- Japan
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- semiconductor
- plane
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/34—Deposited materials, e.g. layers
- H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
- H10P14/3414—Deposited materials, e.g. layers characterised by the chemical composition being group IIIA-VIA materials
- H10P14/3421—Arsenides
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/29—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by the substrates
- H10P14/2901—Materials
- H10P14/2907—Materials being Group IIIA-VA materials
- H10P14/2911—Arsenides
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/32—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by intermediate layers between substrates and deposited layers
- H10P14/3202—Materials thereof
- H10P14/3214—Materials thereof being Group IIIA-VA semiconductors
- H10P14/3221—Arsenides
Landscapes
- Recrystallisation Techniques (AREA)
- Semiconductor Lasers (AREA)
Description
【発明の詳細な説明】
本発明は、表面に段差、溝などの凹凸部が形成
された基板上に結晶層が形成されてなる半導体装
置に関するものである。
された基板上に結晶層が形成されてなる半導体装
置に関するものである。
半導体装置を作製する方法の一つにエピタキシ
ヤル成長法が挙げられる。これはある基板の面上
にそれと異種の材料、或いはそれと同種の材料に
より、半導体層を形成するものである。この半導
体層形成の際に、以下の問題点がある。
ヤル成長法が挙げられる。これはある基板の面上
にそれと異種の材料、或いはそれと同種の材料に
より、半導体層を形成するものである。この半導
体層形成の際に、以下の問題点がある。
基板面内で半導体エピタキシヤル成長層の厚
みがばらつくことがあり、時には半導体エピタ
キシヤル成長面に、四角すい形のピラミツド、
段差、渦巻きと通常呼ばれている様なものが生
ずる。以上の事より、ある基板上への均一な半
導体エピタキシヤル成長層の形成が妨げられ
る。
みがばらつくことがあり、時には半導体エピタ
キシヤル成長面に、四角すい形のピラミツド、
段差、渦巻きと通常呼ばれている様なものが生
ずる。以上の事より、ある基板上への均一な半
導体エピタキシヤル成長層の形成が妨げられ
る。
段差、溝およびそれに類する凹凸部を表面に
形成した基板においては、上記問題点に加え
て、その基板上に形成した半導体エピタキシヤ
ル成長層の成長断面形状が基板面に沿つた方向
で著しくばらつく。
形成した基板においては、上記問題点に加え
て、その基板上に形成した半導体エピタキシヤ
ル成長層の成長断面形状が基板面に沿つた方向
で著しくばらつく。
上記問題点に加えて、同一の段差、溝およ
びそれに類する凹凸部に形成した半導体エピタ
キシヤル成長膜の断面形状が第１図、第２図に
示すように非対称になる。なお、第１図は表面
に段部が形成されたGaAs単結晶基板１２であ
り、前記段部上から半導体成長層３１が形成さ
れている。段部の左右における半導体成長層は
図より明らかなように左右非対称になつてい
る。
びそれに類する凹凸部に形成した半導体エピタ
キシヤル成長膜の断面形状が第１図、第２図に
示すように非対称になる。なお、第１図は表面
に段部が形成されたGaAs単結晶基板１２であ
り、前記段部上から半導体成長層３１が形成さ
れている。段部の左右における半導体成長層は
図より明らかなように左右非対称になつてい
る。
また、第２図は表面に溝が形成されたGaAs単
結晶基板１２を示しており、前記溝の上部から半
導体成長層３１が形成されているが、溝内外の半
導体成長層は図より明らかなように左右非対称に
なつている。
結晶基板１２を示しており、前記溝の上部から半
導体成長層３１が形成されているが、溝内外の半
導体成長層は図より明らかなように左右非対称に
なつている。
上記問題点を解決する１つの方法として、気
相成長法において、Si単結晶基板およびGaAs単
結晶基板で１００面より数度の面指数ずれをもつ
た面を成長面として用い、均一な厚みの成長層を
得て、半導体装置を作製した例がある。
相成長法において、Si単結晶基板およびGaAs単
結晶基板で１００面より数度の面指数ずれをもつ
た面を成長面として用い、均一な厚みの成長層を
得て、半導体装置を作製した例がある。
しかしながら、前記問題点〜を全て解決す
る方法は示されておらず、しかも段差、溝および
それに類する凹凸部を表面に形成した基板におい
て前記問題点を解決した例がない。
る方法は示されておらず、しかも段差、溝および
それに類する凹凸部を表面に形成した基板におい
て前記問題点を解決した例がない。
本発明は、段差、溝およびそれに類する凹凸部
を面に形成した基板において、その段差、溝およ
びそれに類する凹凸部の形状を用い、その基板上
に半導体層を形成し、その半導体層の形状を制御
する事により、所望の電気的・光学的性質をもつ
半導体装置を作製する事を目的としたものであ
る。つまり、段差、溝およびそれに類する凹凸部
を表面に形成した基板を用いた半導体装置におい
て、その基板表面が１００，１１１，１１０又は
これと同等の表面〔moo，nnm，kko；ただし、
ｍ，ｎ，ｋは２以上の整数〕に対し、二方向の面
指数ずれを指定する。すなわち、前記段差、溝等
の稜線方向の面指数ずれθ2が、上記稜線方向に垂
直方向の面指数ずれθ1よりも大きいことを特徴と
する半導体装置を提供するものである。
を面に形成した基板において、その段差、溝およ
びそれに類する凹凸部の形状を用い、その基板上
に半導体層を形成し、その半導体層の形状を制御
する事により、所望の電気的・光学的性質をもつ
半導体装置を作製する事を目的としたものであ
る。つまり、段差、溝およびそれに類する凹凸部
を表面に形成した基板を用いた半導体装置におい
て、その基板表面が１００，１１１，１１０又は
これと同等の表面〔moo，nnm，kko；ただし、
ｍ，ｎ，ｋは２以上の整数〕に対し、二方向の面
指数ずれを指定する。すなわち、前記段差、溝等
の稜線方向の面指数ずれθ2が、上記稜線方向に垂
直方向の面指数ずれθ1よりも大きいことを特徴と
する半導体装置を提供するものである。
以下に実施例をあげて、本発明を具体的に説明
する。
する。
ここでは、基板面として１００面を用いてい
る。第４図ａ，ｂの平面および断面図に示す様に
基板面上に、その断面形状が逆メサとなる様に段
差をつけ、第３図、第４図ａ，ｂに示す様に、段
差の稜線方向の１００面からの面指数ずれをθ2、
段差の稜線方向に垂直方向の１００面からの面指
数ずれをθ1とする。
る。第４図ａ，ｂの平面および断面図に示す様に
基板面上に、その断面形状が逆メサとなる様に段
差をつけ、第３図、第４図ａ，ｂに示す様に、段
差の稜線方向の１００面からの面指数ずれをθ2、
段差の稜線方向に垂直方向の１００面からの面指
数ずれをθ1とする。
GaAs単結晶基板は、GaAsのインゴツトを治
具で固定し、これにより結晶面を決め、正確に切
り出される。１００結晶面を利用する本発明の半
導体装置のGaAs単結晶基板では、〈０１１〉方
向およびそれに垂直な〈０１１〉方向の１００結
晶面からのずれを、それぞれ、θ1およびθ2とす
る。これらθ1およびθ2の設定は、予め固定したイ
ンゴツトから切り出したGaAs基板の表面をＸ線
回折により解析して、θ1′とθ2′との各値を見定
め、次に、これらの値に基づいて、インゴツト固
定治具により調整して、θ1′→θ1，θ2′→θ2になる
ように設定して基板の切り出しを行なう。そして
この１００結晶面に対して、段差の稜線方向をθ2
に合わせることにより、二方向の面指数の各ずれ
角θ1，θ2を確定することができる。
具で固定し、これにより結晶面を決め、正確に切
り出される。１００結晶面を利用する本発明の半
導体装置のGaAs単結晶基板では、〈０１１〉方
向およびそれに垂直な〈０１１〉方向の１００結
晶面からのずれを、それぞれ、θ1およびθ2とす
る。これらθ1およびθ2の設定は、予め固定したイ
ンゴツトから切り出したGaAs基板の表面をＸ線
回折により解析して、θ1′とθ2′との各値を見定
め、次に、これらの値に基づいて、インゴツト固
定治具により調整して、θ1′→θ1，θ2′→θ2になる
ように設定して基板の切り出しを行なう。そして
この１００結晶面に対して、段差の稜線方向をθ2
に合わせることにより、二方向の面指数の各ずれ
角θ1，θ2を確定することができる。
ところで、第５図は、上述の第４図の様に段差
のついたGaAs単結晶基板面上に、液相結晶成長
法により、作製した段差基板型半導体レーザ（以
下TSレーザとよぶ）の断面形状を示す。結晶成
長開始温度は、850℃で、以下0.5C／分の冷却速
度で結晶成長を行なつた、１０は、段差を形成す
るために基板表面に形成した面で、１１は１００
面から、θ1およびθ2だけの面指数ずれがある
GaAs単結晶基板面である。１２はGaAs単結晶
基板、１７はｎ型GaxＡ1-xAsクラツド層、１
８はGayＡ1-yAs活性層、１９はｐ型GaxＡ1-
ｘAsクラツド層、２０はｎ型GaAs層、２１はｎ
型GazＡ1-zAs層であり、５層構造の半導体レ
ーザ素子である。破線２３で囲んだ円内の部分が
レーザ発振領域である。２２で示す距離ｄは、
TSレーザの電気的・光学的特性上重要な距離で
ある。
のついたGaAs単結晶基板面上に、液相結晶成長
法により、作製した段差基板型半導体レーザ（以
下TSレーザとよぶ）の断面形状を示す。結晶成
長開始温度は、850℃で、以下0.5C／分の冷却速
度で結晶成長を行なつた、１０は、段差を形成す
るために基板表面に形成した面で、１１は１００
面から、θ1およびθ2だけの面指数ずれがある
GaAs単結晶基板面である。１２はGaAs単結晶
基板、１７はｎ型GaxＡ1-xAsクラツド層、１
８はGayＡ1-yAs活性層、１９はｐ型GaxＡ1-
ｘAsクラツド層、２０はｎ型GaAs層、２１はｎ
型GazＡ1-zAs層であり、５層構造の半導体レ
ーザ素子である。破線２３で囲んだ円内の部分が
レーザ発振領域である。２２で示す距離ｄは、
TSレーザの電気的・光学的特性上重要な距離で
ある。
成長条件が全く同じで、GaAs単結晶基板の成
長面の１００面からの面指数ずれθ1およびθ2が
様々な値をとると、段差基板上に成長する層の段
差付近の成長層形状が、第６図ａから第６図ｂに
示す様に変化していく。この様な変化は、段差上
に多層の結晶成長を行なつた時にも、第５図の半
導体レーザ素子のｐ型GaxＡ1-xAsクラツド層
１９の２２に示す距離ｄの変化となつて表われ、
この素子の電気的・光学的特性を損い、期待しう
る半導体装置が得られないこととなる。
長面の１００面からの面指数ずれθ1およびθ2が
様々な値をとると、段差基板上に成長する層の段
差付近の成長層形状が、第６図ａから第６図ｂに
示す様に変化していく。この様な変化は、段差上
に多層の結晶成長を行なつた時にも、第５図の半
導体レーザ素子のｐ型GaxＡ1-xAsクラツド層
１９の２２に示す距離ｄの変化となつて表われ、
この素子の電気的・光学的特性を損い、期待しう
る半導体装置が得られないこととなる。
そこで、１００面からの様々な面指数ずれの値
の組（θ1，θ2）を持つたGaAs単結晶基板面上に、
第５図のTSレーザ素子を作製したところ、以下
の事が明らかとなつた。
の組（θ1，θ2）を持つたGaAs単結晶基板面上に、
第５図のTSレーザ素子を作製したところ、以下
の事が明らかとなつた。
第７図ａ，ｂ，ｃ，ｄは、用いたGaAs単結晶
基板面の１００面からの面指数ずれの値の組
（θ1，θ2）の代表的な一例を示している。１００
面よりの面指数ずれの値の組に θ1＜θ2 なる関係のある成長基板面上に第３図のTS型半
導体レーザを作製した時第７図ａ，ｂの方が、２
２の距離ｄは5μm以上にはほとんどならず、ｄの
バラツキもθ1＞θ2なる関係をもつ場合第７図ｃ，
ｄに比べて少ない。
基板面の１００面からの面指数ずれの値の組
（θ1，θ2）の代表的な一例を示している。１００
面よりの面指数ずれの値の組に θ1＜θ2 なる関係のある成長基板面上に第３図のTS型半
導体レーザを作製した時第７図ａ，ｂの方が、２
２の距離ｄは5μm以上にはほとんどならず、ｄの
バラツキもθ1＞θ2なる関係をもつ場合第７図ｃ，
ｄに比べて少ない。
従つて、実験的に１００面より、θ1＜θ2なる関
係のある面指数ずれの値の組（θ1，θ2）をもつた
GaAs単結晶基板面上に結晶成長を行なう方が、
段差を有する基板において、段差付近の形状を利
用する素子の作製には、例えば２２の距離ｄでみ
られる様に、半導体層形状の制御性と再現性の良
さから、最適である事が、実験により種々試みた
結果わかつた。なお、第７図の面指数ずれの値の
組（θ1，θ2）は、一例で、θ1＜θ2なる関係を満た
す全ての（θ1，θ2）で適用可能でθ1≦1pで特に効
果が著しい。
係のある面指数ずれの値の組（θ1，θ2）をもつた
GaAs単結晶基板面上に結晶成長を行なう方が、
段差を有する基板において、段差付近の形状を利
用する素子の作製には、例えば２２の距離ｄでみ
られる様に、半導体層形状の制御性と再現性の良
さから、最適である事が、実験により種々試みた
結果わかつた。なお、第７図の面指数ずれの値の
組（θ1，θ2）は、一例で、θ1＜θ2なる関係を満た
す全ての（θ1，θ2）で適用可能でθ1≦1pで特に効
果が著しい。
また、面指数ずれの値の組（θ1，θ2）のθ1及び
θ2の正負により、結晶成長に与える影響を実験に
より求めたところ、第１図に示す様に段差（また
第２図に示すように溝内外）の両側で、半導体成
長層形状に非対称性があり、これらの非対称性の
程度は、θ1の正負と絶対値の大きさ、θ2との大小
関係により変わる。θ1＜θ2の条件下では、第８
図、第９図の様に対称に半導体成長層が形成され
る事が、実験より明らかとなつた。
θ2の正負により、結晶成長に与える影響を実験に
より求めたところ、第１図に示す様に段差（また
第２図に示すように溝内外）の両側で、半導体成
長層形状に非対称性があり、これらの非対称性の
程度は、θ1の正負と絶対値の大きさ、θ2との大小
関係により変わる。θ1＜θ2の条件下では、第８
図、第９図の様に対称に半導体成長層が形成され
る事が、実験より明らかとなつた。
半導体材料は、本例ではGaAsの場合を取り上
げたが、他のSiやGeおよび化合物半導体等他の
半導体材料でも同様に適用できる事が容易に類推
できる。以上説明したように本発明の半導体装置
は次の利点がある。
げたが、他のSiやGeおよび化合物半導体等他の
半導体材料でも同様に適用できる事が容易に類推
できる。以上説明したように本発明の半導体装置
は次の利点がある。
段差、溝およびそれに類する凹凸部を表面に
形成した基板において、その基板上に形成した
半導体エピタキシヤル成長層の断面形状を、同
一成長条件下では、再現性よく半導体装置を作
製する事ができる。
形成した基板において、その基板上に形成した
半導体エピタキシヤル成長層の断面形状を、同
一成長条件下では、再現性よく半導体装置を作
製する事ができる。
第１図、第２図を例とする様な段差、溝およ
びそれに類する凹凸部の近傍での半導体エピタ
キシヤル成長層の断面形状が対称な半導体装置
を作製する事ができる。
びそれに類する凹凸部の近傍での半導体エピタ
キシヤル成長層の断面形状が対称な半導体装置
を作製する事ができる。
基板上への多層成長の場合には、基板上の層
の成長形状の制御以外に、基板とは直接接して
いない層の成長形状をも制御でき、これを応用
した半導体装置が作製できる。
の成長形状の制御以外に、基板とは直接接して
いない層の成長形状をも制御でき、これを応用
した半導体装置が作製できる。
段差、溝およびそれに類する凹凸部を表面に
形成した基板を用いる場合、段差、溝などの影
響を余り受けない基板平坦部において、半導体
成長層の厚みを均一にする事ができ、所望の厚
みを再現性良く形成した半導体装置を作製する
事ができる。
形成した基板を用いる場合、段差、溝などの影
響を余り受けない基板平坦部において、半導体
成長層の厚みを均一にする事ができ、所望の厚
みを再現性良く形成した半導体装置を作製する
事ができる。
なお、以上述べた実施例からもわかる様に、
本発明は半導体三次元集積回路、光集積回路を
はじめとする半導体集積回路に適用可能であ
る。
本発明は半導体三次元集積回路、光集積回路を
はじめとする半導体集積回路に適用可能であ
る。
第１図、第２図は、面指数ずれの値の組（θ1，
θ2）でθ1＞θ2なる時の、段差、溝の近傍での半導
体成長層の非対称な形状を示す従来の半導体装置
の断面図、第３図は、１００面からの面指数ずれ
の値（θ1，θ2）の定義を示す図、第４図ａ，ｂは
本発明の実施例で用いた段差を付けたGaAs単結
晶基板の平面図および断面図、第５図は、本発明
の一実施例における半導体装置である段差基板型
半導体レーザの断面図、第６図ａ，ｂは、GaAs
単結晶基板面の１００面からの面指数ずれの値
（θ1，θ2）により、段差付近の成長形状が変わる
事を示す断面図、第７図ａ，ｂ，ｃ，ｄは、面指
数擦れの値（θ1，θ2）により、レーザの電気的・
光学的性質の性能指数の１つとしての距離ｄの大
きさの分布と、そのバラツキの範囲を示す図、第
８図、第９図は、面指数ずれの値の組（θ1，θ2）
でθ1＞θ2なる時の段差、溝の近傍での半導体成長
層の対称な形状を示す断面図である。 １０……段差を形成するのに堀つた面、１１…
…１００面からの面指数ずれを有するGaAs単結
晶基板面、１２……GaAs単結晶基板、１５，１
６，３１……半導体成長層、１７……ｎ型GaxＡ
1-xAsクラツド層、１８……GayＡ1-yAs活性
層、１９……ｐ型GaxＡ1-xAsクラツド層、２
１……ｎ型GazＡ1-zAs層、２０……GaAs層、
２２……距離ｄ、２３……レーザ発振領域。
θ2）でθ1＞θ2なる時の、段差、溝の近傍での半導
体成長層の非対称な形状を示す従来の半導体装置
の断面図、第３図は、１００面からの面指数ずれ
の値（θ1，θ2）の定義を示す図、第４図ａ，ｂは
本発明の実施例で用いた段差を付けたGaAs単結
晶基板の平面図および断面図、第５図は、本発明
の一実施例における半導体装置である段差基板型
半導体レーザの断面図、第６図ａ，ｂは、GaAs
単結晶基板面の１００面からの面指数ずれの値
（θ1，θ2）により、段差付近の成長形状が変わる
事を示す断面図、第７図ａ，ｂ，ｃ，ｄは、面指
数擦れの値（θ1，θ2）により、レーザの電気的・
光学的性質の性能指数の１つとしての距離ｄの大
きさの分布と、そのバラツキの範囲を示す図、第
８図、第９図は、面指数ずれの値の組（θ1，θ2）
でθ1＞θ2なる時の段差、溝の近傍での半導体成長
層の対称な形状を示す断面図である。 １０……段差を形成するのに堀つた面、１１…
…１００面からの面指数ずれを有するGaAs単結
晶基板面、１２……GaAs単結晶基板、１５，１
６，３１……半導体成長層、１７……ｎ型GaxＡ
1-xAsクラツド層、１８……GayＡ1-yAs活性
層、１９……ｐ型GaxＡ1-xAsクラツド層、２
１……ｎ型GazＡ1-zAs層、２０……GaAs層、
２２……距離ｄ、２３……レーザ発振領域。
Claims (1)
- １ 表面に段差、溝などの凹凸部を有する基板上
に結晶層の形成された半導体装置の製造方法にお
いて、前記基板の表面が、１００，１１０，１１
１またはこれと同等の面指数に対し、前記凹凸部
の稜線方向に平行の面指数ずれが、前記稜線方向
に垂直方向の面指数ずれよりも大きいことを確認
したのち、前記凹凸部上に半導体膜を成長するこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57038471A JPS58155720A (ja) | 1982-03-10 | 1982-03-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57038471A JPS58155720A (ja) | 1982-03-10 | 1982-03-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58155720A JPS58155720A (ja) | 1983-09-16 |
| JPH0467334B2 true JPH0467334B2 (ja) | 1992-10-28 |
Family
ID=12526153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57038471A Granted JPS58155720A (ja) | 1982-03-10 | 1982-03-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58155720A (ja) |
-
1982
- 1982-03-10 JP JP57038471A patent/JPS58155720A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58155720A (ja) | 1983-09-16 |
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