JPH0467652B2 - - Google Patents
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- Publication number
- JPH0467652B2 JPH0467652B2 JP60190632A JP19063285A JPH0467652B2 JP H0467652 B2 JPH0467652 B2 JP H0467652B2 JP 60190632 A JP60190632 A JP 60190632A JP 19063285 A JP19063285 A JP 19063285A JP H0467652 B2 JPH0467652 B2 JP H0467652B2
- Authority
- JP
- Japan
- Prior art keywords
- exponent
- bit
- exponent part
- value
- subtracter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【発明の詳細な説明】
〔概 要〕
浮動小数点同士の除算において、指数部演算で
生じるオーバーフロー，アンダーフロー検出を、
指数部と、１ビツトの拡張指数部からなる少ない
演算桁数の減算器で実現する。
生じるオーバーフロー，アンダーフロー検出を、
指数部と、１ビツトの拡張指数部からなる少ない
演算桁数の減算器で実現する。
本発明は、計算機における浮動小数点除算方式
に関するものであり、特に指数部のオーバーフロ
ーおよびアンダーフローの検出方式に関する。
に関するものであり、特に指数部のオーバーフロ
ーおよびアンダーフローの検出方式に関する。
浮動小数点除算では、浮動小数点数で表現され
た除数と被除数それぞれについて、小数部の先頭
の“０”をなくす正規化を行つてから除算の演
算、すなわち、指数部間での減算と、小数部間の
除算とが実行される。
た除数と被除数それぞれについて、小数部の先頭
の“０”をなくす正規化を行つてから除算の演
算、すなわち、指数部間での減算と、小数部間の
除算とが実行される。
第６図は、浮動小数点数を格納する浮動小数レ
ジスタの１例を示したものである。Ｓは符号ビツ
トであり、指数部は１〜７ビツト、小数部は短精
度、長精度、拡張精度に応じた長さをもち、それ
ぞれ16進６桁で31ビツト目まで、16進14桁で63ビ
ツト目まで、16進28桁で127ビツト目までとなつ
ている。
ジスタの１例を示したものである。Ｓは符号ビツ
トであり、指数部は１〜７ビツト、小数部は短精
度、長精度、拡張精度に応じた長さをもち、それ
ぞれ16進６桁で31ビツト目まで、16進14桁で63ビ
ツト目まで、16進28桁で127ビツト目までとなつ
ている。
指数部は16進数で表された小数部を16の累乗倍
する数として表されており、符号付きの数に64を
加えた数となつている。これにより指数部の値の
変化範囲０〜127のとき、指数としての値は−64
〜＋63が有効範囲として使用されている。
する数として表されており、符号付きの数に64を
加えた数となつている。これにより指数部の値の
変化範囲０〜127のとき、指数としての値は−64
〜＋63が有効範囲として使用されている。
従来の浮動小数点除算方式では、除算結果の指
数部オーバーフローおよびアンダーフローを判定
する場合に、第４図に示すように、１〜７ビツト
の指数部を上位に２ビツト拡張して、Ａ，Ｂビツ
トを付加し、全体を９ビツト幅として演算し、
Ａ，Ｂおよび第１ビツトの３個のビツトの値を用
いて判定を行つていた。
数部オーバーフローおよびアンダーフローを判定
する場合に、第４図に示すように、１〜７ビツト
の指数部を上位に２ビツト拡張して、Ａ，Ｂビツ
トを付加し、全体を９ビツト幅として演算し、
Ａ，Ｂおよび第１ビツトの３個のビツトの値を用
いて判定を行つていた。
このため、除算時の指数部演算は、１バイト幅
では間に合わず、たとえば４バイト長のワード演
算数によつており、さらにオーバーフローおよび
アンダーフローを判定するために、Ａ，Ｂ、第１
の各ビツトを取り出すシフト演算が必要とされ
た。
では間に合わず、たとえば４バイト長のワード演
算数によつており、さらにオーバーフローおよび
アンダーフローを判定するために、Ａ，Ｂ、第１
の各ビツトを取り出すシフト演算が必要とされ
た。
従来の７ビツト長の指数部をもつ浮動小数点数
の除算方式では、指数部がワード幅で演算される
とともに、オーバーフローおよびアンダーフロー
判定のための情報取り出しのためにシフト演算が
必要になり、演算速度が遅くなるという問題があ
つた。
の除算方式では、指数部がワード幅で演算される
とともに、オーバーフローおよびアンダーフロー
判定のための情報取り出しのためにシフト演算が
必要になり、演算速度が遅くなるという問題があ
つた。
本発明は、７ビツト長の指数部をもつ浮動小数
点数の除算における指数部演算を、７ビツトの指
数部の上位に１ビツトの拡張指数部を付加した１
バイト幅で実行するとともに、演算時に生じた拡
張指数部および次位のビツトにおける桁上げと、
演算結果における拡張指数部の値とをそれぞれ検
出し、これらの値に基づいて、オーバーフローあ
るいはアンダーフローの異常を判定するものであ
る。
点数の除算における指数部演算を、７ビツトの指
数部の上位に１ビツトの拡張指数部を付加した１
バイト幅で実行するとともに、演算時に生じた拡
張指数部および次位のビツトにおける桁上げと、
演算結果における拡張指数部の値とをそれぞれ検
出し、これらの値に基づいて、オーバーフローあ
るいはアンダーフローの異常を判定するものであ
る。
第１図は、本発明の原理を例示的に示す指数部
演算回路の構成図である。
演算回路の構成図である。
図において、１１は第１の演算数の指数部レジ
スタ、１１１は拡張指数部ビツト、１２は第２の
演算数の指数部レジスタ、１２１は拡張指数部ビ
ツト、１３は１バイトの減算器、１４は演算結果
の異常表示ラツチ、１５は演算結果の正負表示ラ
ツチを示す。
スタ、１１１は拡張指数部ビツト、１２は第２の
演算数の指数部レジスタ、１２１は拡張指数部ビ
ツト、１３は１バイトの減算器、１４は演算結果
の異常表示ラツチ、１５は演算結果の正負表示ラ
ツチを示す。
減算器１３は、２つの指数部レジスタ１１，１
２の値を入力として減算を実行し、＋64の補正
（正規化）を行つて出力する。
２の値を入力として減算を実行し、＋64の補正
（正規化）を行つて出力する。
ここで、異常表示ラツチ１４に設定される演算
結果の０ビツト目の値をEXP0，正負表示ラツチ
１５の設定値をEXPuvとする。
結果の０ビツト目の値をEXP0，正負表示ラツチ
１５の設定値をEXPuvとする。
異常表示ラツチ１４の値、すなわち拡張指数部
ビツトの値EXP0が“１”となることは、減算器
１３による２つの指数部の減算結果（ただし＋64
の補正を行つたもの）が、−64〜＋63の範囲外に
あること、すなわちオーバーフローあるいはアン
ダーフローしていることを表す。
ビツトの値EXP0が“１”となることは、減算器
１３による２つの指数部の減算結果（ただし＋64
の補正を行つたもの）が、−64〜＋63の範囲外に
あること、すなわちオーバーフローあるいはアン
ダーフローしていることを表す。
また、減算器１３の演算結果における０ビツト
目と１ビツト目から上位への桁上げを、それぞれ
CRY0，CRY1とし、＋64補正前の０ビツト目の
値をEXP0′で表したとき、正負表示ラツチ１５の
設定値EXPuvは、 EXPuv＝（CRY0CRY1）0′で与えら
れ、演算結果の指数部の正負極性を表す。すなわ
ち、EXP0′＝１の異常時に、EXPuv＝１ならば
オーバーフロー、またEXPuv＝０ならばアンダ
ーフローを表している。
目と１ビツト目から上位への桁上げを、それぞれ
CRY0，CRY1とし、＋64補正前の０ビツト目の
値をEXP0′で表したとき、正負表示ラツチ１５の
設定値EXPuvは、 EXPuv＝（CRY0CRY1）0′で与えら
れ、演算結果の指数部の正負極性を表す。すなわ
ち、EXP0′＝１の異常時に、EXPuv＝１ならば
オーバーフロー、またEXPuv＝０ならばアンダ
ーフローを表している。
本発明によれば、７ビツト目の指数部に付加す
る拡張指数部を、従来のように２ビツト（第４図
のＡ，Ｂビツト）にするのではなく、１ビツトで
済ますことにより、指数部演算を１バイト幅で行
うことを可能にする。
る拡張指数部を、従来のように２ビツト（第４図
のＡ，Ｂビツト）にするのではなく、１ビツトで
済ますことにより、指数部演算を１バイト幅で行
うことを可能にする。
第２図は、このような１ビツトの拡張指数部を
含む１バイトの指数部により表現される指数の範
囲を示したものである。
含む１バイトの指数部により表現される指数の範
囲を示したものである。
本発明は、演算時に拡張指数部を含む上位２ビ
ツトからの各桁上げの有無をチエツクし、演算結
果の拡張指数部の値と、上記した２つの桁上げの
有無との論理的関係に基づいて、オーバーフロー
およびアンダーフローの判定を行うため、シフト
演算が不要であり、高速判定を可能にする。
ツトからの各桁上げの有無をチエツクし、演算結
果の拡張指数部の値と、上記した２つの桁上げの
有無との論理的関係に基づいて、オーバーフロー
およびアンダーフローの判定を行うため、シフト
演算が不要であり、高速判定を可能にする。
第３図は、本発明の１実施例回路の構成図であ
る。
る。
図において、３１は第１の演算数の指数部レジ
スタ、３１１は拡張指数部ビツト、３２は第２の
演算数の指数部レジスタ、３２１は拡張指数部ビ
ツト、３３は１バイトの減算器、３４は異常表示
ラツチ、３５は正負表示ラツチ、３６および３７
は排他的OR回路、３８は反転回路、３９は判定
回路、EXP0は異常表示ラツチ３４の設定値であ
り、演算結果の拡張指数部ビツトの値、EXPuv
は正負表示ラツチ３５の設定値CRY0，CRY1は
それぞれ演算結果の上位２ビツトに生じる上位へ
の桁上げである。
スタ、３１１は拡張指数部ビツト、３２は第２の
演算数の指数部レジスタ、３２１は拡張指数部ビ
ツト、３３は１バイトの減算器、３４は異常表示
ラツチ、３５は正負表示ラツチ、３６および３７
は排他的OR回路、３８は反転回路、３９は判定
回路、EXP0は異常表示ラツチ３４の設定値であ
り、演算結果の拡張指数部ビツトの値、EXPuv
は正負表示ラツチ３５の設定値CRY0，CRY1は
それぞれ演算結果の上位２ビツトに生じる上位へ
の桁上げである。
減算器３３は、第１、第２の２つの演算数の指
数部レジスタ３１，３２の値同士の減算を１バイ
ト幅で実行し、さらに＋64の補正を行つて、結果
の０ビツト目を除く残りの１〜７ビツトを出力す
る。０ビツト目の値は、EXP0として異常表示ラ
ツチ３４に印加される。
数部レジスタ３１，３２の値同士の減算を１バイ
ト幅で実行し、さらに＋64の補正を行つて、結果
の０ビツト目を除く残りの１〜７ビツトを出力す
る。０ビツト目の値は、EXP0として異常表示ラ
ツチ３４に印加される。
減算器３３はまた同時に、上位２ビツト（０，
１ビツト目）のそれぞれから上位への桁上げを
CRY0，CRY1として出力し、また＋64補正前の
０ビツト目の値をEXP0′として出力する。
EXP0′は、反転回路３８により反転され、
EXP0′となる。
１ビツト目）のそれぞれから上位への桁上げを
CRY0，CRY1として出力し、また＋64補正前の
０ビツト目の値をEXP0′として出力する。
EXP0′は、反転回路３８により反転され、
EXP0′となる。
排他的OR回路３６は、CRY0とCRY1のいず
れか一方が“１”のときにのみ“１”を出力す
る。排他的OR回路３７は、排他的OR回路３６
の出力（CRY0CRY1）と反転回路３８の出力
EXP0′のいずれか一方が“１”のときにのみ
“１”となる信号EXPuvを生じ、正負表示ラツチ
３５を設定する。すなわち、次式で与えられる。
れか一方が“１”のときにのみ“１”を出力す
る。排他的OR回路３７は、排他的OR回路３６
の出力（CRY0CRY1）と反転回路３８の出力
EXP0′のいずれか一方が“１”のときにのみ
“１”となる信号EXPuvを生じ、正負表示ラツチ
３５を設定する。すなわち、次式で与えられる。
EXPuv＝（CRY0CRY1）0′
判定回路３９は、異常表示ラツチ３４の値
EXP0および正負表示ラツチ３５の値EXPuvに基
づいて、演算結果の指数部の値の正常／異常およ
びそれぞれについての値の正／負を判定し、オー
バーフローあるいはアンダーフローを検出したと
き、エラーとして報告する。
EXP0および正負表示ラツチ３５の値EXPuvに基
づいて、演算結果の指数部の値の正常／異常およ
びそれぞれについての値の正／負を判定し、オー
バーフローあるいはアンダーフローを検出したと
き、エラーとして報告する。
第４図および第５図に、それぞれオーバーフロ
ーおよびアンダーフローを生じる場合の指数部演
算例の経過を示す。
ーおよびアンダーフローを生じる場合の指数部演
算例の経過を示す。
第４図の例は、第１の演算数（被除数）の指数
部が正規化後“01111111”（＋63）で、第２の演
算数（除数）の指数部が正規化後“1111011”（−
67）のアンダーフローをしている場合のものであ
る。(1)の減算は、(2)の補数化加算と(3)の補数化補
正の形で実行され、さらに(4)で減算結果を−64〜
＋63の範囲に正規化する＋64の補正加算が行われ
る。
部が正規化後“01111111”（＋63）で、第２の演
算数（除数）の指数部が正規化後“1111011”（−
67）のアンダーフローをしている場合のものであ
る。(1)の減算は、(2)の補数化加算と(3)の補数化補
正の形で実行され、さらに(4)で減算結果を−64〜
＋63の範囲に正規化する＋64の補正加算が行われ
る。
この結果、(3)でCRY0＝０，CRY＝１，
EXP0′＝１となり、 EXPuv＝（CRY0CRY1）0′ ＝（０１）０＝１ を得て、さらに(4)でもEXP0＝１となることか
ら、演算結果は、指数部のオーバーフローである
と判定される。
EXP0′＝１となり、 EXPuv＝（CRY0CRY1）0′ ＝（０１）０＝１ を得て、さらに(4)でもEXP0＝１となることか
ら、演算結果は、指数部のオーバーフローである
と判定される。
第５図の例は、第１の演算数（被除数）が正規
化後“11111011”（−67）で、第２の演算数（除
数）が正規化後“01111111”（＋63）の場合のも
のである。この場合には、第４図と同様な演算過
程を経て、(3)でCRY0＝１，CRY1＝０，
EXP0′＝０であることからEXPuv＝０が得られ、
さらに(4)の＋64の加算でEXP0＝１となるので、
演算結果の指数部は、アンダーフローであると判
定される。
化後“11111011”（−67）で、第２の演算数（除
数）が正規化後“01111111”（＋63）の場合のも
のである。この場合には、第４図と同様な演算過
程を経て、(3)でCRY0＝１，CRY1＝０，
EXP0′＝０であることからEXPuv＝０が得られ、
さらに(4)の＋64の加算でEXP0＝１となるので、
演算結果の指数部は、アンダーフローであると判
定される。
本発明によれば、浮動小数点除算において、指
数部演算およびその結果の判定がバイト幅で実行
され、シフト処理は不要であつて、ラツチを介し
て直ちに判定できるため、大幅な高速化が可能と
なる。
数部演算およびその結果の判定がバイト幅で実行
され、シフト処理は不要であつて、ラツチを介し
て直ちに判定できるため、大幅な高速化が可能と
なる。
第１図は本発明の原理的構成図、第２図は指数
の範囲の説明図、第３図は本発明の１実施例回路
の構成図、第４図はオーバーフローの指数部演算
例を示す説明図、第５図はアンダーフローの指数
部演算例を示す説明図、第６図は浮動小数レジス
タの構成図である。 第１図中、１１：第１の演算数の指数部レジス
タ、１２：第２の演算数の指数部レジスタ、１１
１，１２１：拡張指数部ビツト、１３：減算器、
１４：異常表示ラツチ、１５：正負表示ラツチ。
の範囲の説明図、第３図は本発明の１実施例回路
の構成図、第４図はオーバーフローの指数部演算
例を示す説明図、第５図はアンダーフローの指数
部演算例を示す説明図、第６図は浮動小数レジス
タの構成図である。 第１図中、１１：第１の演算数の指数部レジス
タ、１２：第２の演算数の指数部レジスタ、１１
１，１２１：拡張指数部ビツト、１３：減算器、
１４：異常表示ラツチ、１５：正負表示ラツチ。
Claims (1)
- 【特許請求の範囲】 １ 指数部演算用の減算器１３をそなえた浮動小
数点除算装置において、 上記減算器１３は、除算すべき２つの演算数の
それぞれの指数部の上位に１ビツトの拡張指数部
を付加した長さの演算幅をもち、 上記減算器１３の演算時に上位の０ビツト目お
よび１ビツト目のそれぞれから上位へ生じる桁上
げの有無と演算結果の０ビツト目の値とを検出
し、演算結果の指数部のオーバーフローおよびア
ンダーフローを判定することを特徴とする浮動小
数点除算方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60190632A JPS6249540A (ja) | 1985-08-29 | 1985-08-29 | 浮動小数点除算方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60190632A JPS6249540A (ja) | 1985-08-29 | 1985-08-29 | 浮動小数点除算方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6249540A JPS6249540A (ja) | 1987-03-04 |
| JPH0467652B2 true JPH0467652B2 (ja) | 1992-10-29 |
Family
ID=16261297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60190632A Granted JPS6249540A (ja) | 1985-08-29 | 1985-08-29 | 浮動小数点除算方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6249540A (ja) |
-
1985
- 1985-08-29 JP JP60190632A patent/JPS6249540A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6249540A (ja) | 1987-03-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |