JPH0475541B2 - - Google Patents
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- Publication number
- JPH0475541B2 JPH0475541B2 JP59091493A JP9149384A JPH0475541B2 JP H0475541 B2 JPH0475541 B2 JP H0475541B2 JP 59091493 A JP59091493 A JP 59091493A JP 9149384 A JP9149384 A JP 9149384A JP H0475541 B2 JPH0475541 B2 JP H0475541B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- bits
- arithmetic unit
- counting
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000605 extraction Methods 0.000 claims description 7
- 238000010606 normalization Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000000284 extract Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は浮動小数点加算回路に使用されている
演算後正規化回路に関する。
演算後正規化回路に関する。
（従来技術）
一般に浮動小数点データの加算手段としては、
最初に被加算数および加算数の２つのオペランド
の指数部を比較し、次にその差分だけ小さい方の
指数部を有する仮数部を右にシフトし、２つのオ
ペランドの指数部の桁合せを行つて仮数部の加減
算を実行し、その後に仮数部の中間結果がオーバ
ーフローを生じていない場合には仮数部の中間結
果の最上位桁から連続している０の数を計数し、
計数した値だけ仮数部を左にシフトすると同時
に、２つのオペランドのうちの大きい値を有する
指数部から上記計数した値を減算して演算結果と
していた。
最初に被加算数および加算数の２つのオペランド
の指数部を比較し、次にその差分だけ小さい方の
指数部を有する仮数部を右にシフトし、２つのオ
ペランドの指数部の桁合せを行つて仮数部の加減
算を実行し、その後に仮数部の中間結果がオーバ
ーフローを生じていない場合には仮数部の中間結
果の最上位桁から連続している０の数を計数し、
計数した値だけ仮数部を左にシフトすると同時
に、２つのオペランドのうちの大きい値を有する
指数部から上記計数した値を減算して演算結果と
していた。
第１図は、従来の演算後正規化回路の指数部演
算回路を示すブロツク図である。第１図におい
て、１は計数回路、２は演算器である。第１図に
おいて、仮数部の中間結果は計数回路１によつて
最上位桁から連続している０の数を計数し、仮数
部の中間結果がオーバーフローを生じていない場
合には演算器２により指数部データから計数回路
１の出力データを減算し、指数部の演算結果とす
る。
算回路を示すブロツク図である。第１図におい
て、１は計数回路、２は演算器である。第１図に
おいて、仮数部の中間結果は計数回路１によつて
最上位桁から連続している０の数を計数し、仮数
部の中間結果がオーバーフローを生じていない場
合には演算器２により指数部データから計数回路
１の出力データを減算し、指数部の演算結果とす
る。
このような演算後正規化回路においては、指数
部の演算結果が確定するまでの時間が長く、さら
に演算結果の例外検出が確定するまでの時間が長
いため、演算器のサイクルタイムを越えるという
欠点があつた。なお最近この欠点を無くすため、
指数予測演算を仮数演算と並行して行い、実結果
に応じて正しい指数値を選択することにより高速
化を図るものが特開昭58−186840号公報に示され
ているが、前記指数予測演算をすべてのケースに
ついて行うため、それに必要とするバイト加算
器、補正レジスタなどの数が膨大で、この回路構
成部が大きくなり過ぎるという欠点がある。
部の演算結果が確定するまでの時間が長く、さら
に演算結果の例外検出が確定するまでの時間が長
いため、演算器のサイクルタイムを越えるという
欠点があつた。なお最近この欠点を無くすため、
指数予測演算を仮数演算と並行して行い、実結果
に応じて正しい指数値を選択することにより高速
化を図るものが特開昭58−186840号公報に示され
ているが、前記指数予測演算をすべてのケースに
ついて行うため、それに必要とするバイト加算
器、補正レジスタなどの数が膨大で、この回路構
成部が大きくなり過ぎるという欠点がある。
（発明の目的）
本発明の目的は、指数部のデータ幅が最上位桁
から連続している０の数を計数する計数回路の出
力のデータ幅より大きい場合には、仮数部の中間
結果にもとづいて指数部の上位桁を抽出し、下位
桁から桁借りのある場合とない場合との相違を決
定する指数部の演算を先に実行しておくことによ
り上記欠点を除去し、回路構成をあまり大きくし
なくても正規化回路の高速化を図ることができる
浮動小数点加算回路を提供することにある。
から連続している０の数を計数する計数回路の出
力のデータ幅より大きい場合には、仮数部の中間
結果にもとづいて指数部の上位桁を抽出し、下位
桁から桁借りのある場合とない場合との相違を決
定する指数部の演算を先に実行しておくことによ
り上記欠点を除去し、回路構成をあまり大きくし
なくても正規化回路の高速化を図ることができる
浮動小数点加算回路を提供することにある。
（発明の構成）
本発明による浮動小数点加算回路は、計数回路
と、抽出回路と、第１および第２の演算器と、選
択回路とを具備して構成したものである。
と、抽出回路と、第１および第２の演算器と、選
択回路とを具備して構成したものである。
計数回路はｍビツト（ｍ：正整数）より成り、
仮数部の演算の中間結果にもとづいて最上位桁か
ら連続している０の数を計数するためのものであ
る。
仮数部の演算の中間結果にもとづいて最上位桁か
ら連続している０の数を計数するためのものであ
る。
抽出回路は（ｍ＋ｎ）ビツト（ｎ：正整数）の
データ幅から成る指数部の上位ｎビツトを抽出す
るためのものである。
データ幅から成る指数部の上位ｎビツトを抽出す
るためのものである。
第１の演算器は、上記ｎビツトから１を減算す
るためのものである。
るためのものである。
第２の演算器は、指数部の下位ｍビツトから計
数回路の出力のｍビツトを減算するためのもので
ある。
数回路の出力のｍビツトを減算するためのもので
ある。
選択回路は、第２の演算器のボロー出力によつ
て指数部の上部ｎビツトの抽出回路の出力と、第
１の演算器の出力とのいずれか一方を選択するた
めのものである。
て指数部の上部ｎビツトの抽出回路の出力と、第
１の演算器の出力とのいずれか一方を選択するた
めのものである。
（実施例）
次に、本発明について図面を参照して詳細に説
明する。
明する。
第２図は、本発明の一実施例を示す高速化を計
つた演算後正規化回路の指数部演算回路のブロツ
ク図である。第２図において、１１および１２は
それぞれ第１および第２の演算器、１３は計数回
路、１４は選択回路、１５は抽出回路である。第
２図において、仮数部の中間結果は計数回路１３
によつて最上位桁から連続している０の数を計数
し、ｍビツト（ｍ：正整数）の計数結果を出力す
る。一方、計数回路１３の出力が確定する以前に
（ｎ＋ｍ）ビツト（ｎ：正整数）のデータ幅を有
する指数部の上位ｎビツトを抽出回路１５により
抽出してEXP(n)とし、第１の演算器１１により
“１”を減算してEXP(n)−１を求める。
つた演算後正規化回路の指数部演算回路のブロツ
ク図である。第２図において、１１および１２は
それぞれ第１および第２の演算器、１３は計数回
路、１４は選択回路、１５は抽出回路である。第
２図において、仮数部の中間結果は計数回路１３
によつて最上位桁から連続している０の数を計数
し、ｍビツト（ｍ：正整数）の計数結果を出力す
る。一方、計数回路１３の出力が確定する以前に
（ｎ＋ｍ）ビツト（ｎ：正整数）のデータ幅を有
する指数部の上位ｎビツトを抽出回路１５により
抽出してEXP(n)とし、第１の演算器１１により
“１”を減算してEXP(n)−１を求める。
仮数部の中間結果がオーバーフローを生じてい
ない場合には、指数部の下位ｍビツトから計数回
路１３の出力のｍビツトを第２の演算器１２によ
り減算し、指数部の演算結果の下位ｍビツトを第
２の演算器１２から出力する。
ない場合には、指数部の下位ｍビツトから計数回
路１３の出力のｍビツトを第２の演算器１２によ
り減算し、指数部の演算結果の下位ｍビツトを第
２の演算器１２から出力する。
第２の演算器１２のボロー出力にもとづき、選
択回路１４により桁借りがある場合にはEXP(n)
−１を選択し、桁借りがない場合にはEXP(n)を
選択するようにして指数部の演算結果の上位ｎビ
ツトを決定する。
択回路１４により桁借りがある場合にはEXP(n)
−１を選択し、桁借りがない場合にはEXP(n)を
選択するようにして指数部の演算結果の上位ｎビ
ツトを決定する。
（発明の効果）
本発明は以上説明したように、浮動小数点加算
回路の演算後の正規化回路において、指数部の一
部を抽出して仮数部より先に演算することにより
簡素な回路で高速化を実現し、その結果より検出
する例外検出も高速化することができるという効
果がある。
回路の演算後の正規化回路において、指数部の一
部を抽出して仮数部より先に演算することにより
簡素な回路で高速化を実現し、その結果より検出
する例外検出も高速化することができるという効
果がある。
第１図は、従来の演算後正規化回路の指数部演
算回路部分を示すブロツク図である。第２図は、
本発明による浮動小数点加算回路の演算後正規化
回路の指数部演算回路の一実施例を示すブロツク
図である。 １，１３……計数回路、２，１２……演算回
路、１４……選択回路、１５……抽出回路。
算回路部分を示すブロツク図である。第２図は、
本発明による浮動小数点加算回路の演算後正規化
回路の指数部演算回路の一実施例を示すブロツク
図である。 １，１３……計数回路、２，１２……演算回
路、１４……選択回路、１５……抽出回路。
Claims (1)
- 【特許請求の範囲】 １ 仮数部の演算の中間結果にもとづき最上位桁
から連続している０の数を計数するためのｍビツ
ト（ｍ：正整数）の計数回路と、 （ｍ＋ｎ）ビツト（ｎ：正整数）のデータ幅か
ら成る指数部の上位ｎビツトを抽出するための抽
出回路と、 前記ｎビツトから１を減算するための第１の演
算器と、 前記指数部の下位ｍビツトから前記計数回路の
出力のｍビツトを減算するための第２の演算器
と、 前記第２の演算器のボロー出力によつて前記指
数部の上位ｎビツトの抽出回路の出力と前記第１
の演算器の出力とのいずれか一方を選択するため
の選択回路とを具備して構成したことを特徴とす
る浮動小数点加算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59091493A JPS60235239A (ja) | 1984-05-08 | 1984-05-08 | 浮動小数点加算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59091493A JPS60235239A (ja) | 1984-05-08 | 1984-05-08 | 浮動小数点加算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60235239A JPS60235239A (ja) | 1985-11-21 |
| JPH0475541B2 true JPH0475541B2 (ja) | 1992-12-01 |
Family
ID=14027933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59091493A Granted JPS60235239A (ja) | 1984-05-08 | 1984-05-08 | 浮動小数点加算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60235239A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4849923A (en) * | 1986-06-27 | 1989-07-18 | Digital Equipment Corporation | Apparatus and method for execution of floating point operations |
| GB2275355B (en) * | 1993-02-19 | 1997-06-18 | Motorola Inc | Detection of exponent underflow and overflow in a floating point adder |
-
1984
- 1984-05-08 JP JP59091493A patent/JPS60235239A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60235239A (ja) | 1985-11-21 |
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