JPH0468646A - アドレス変換方法 - Google Patents
アドレス変換方法Info
- Publication number
- JPH0468646A JPH0468646A JP17593390A JP17593390A JPH0468646A JP H0468646 A JPH0468646 A JP H0468646A JP 17593390 A JP17593390 A JP 17593390A JP 17593390 A JP17593390 A JP 17593390A JP H0468646 A JPH0468646 A JP H0468646A
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- JP
- Japan
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- address
- sequential
- state
- dpram
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概 要］
アドレス変換方法に関し、
変換するアドレスが変わっても取り替える必要がなく又
ＲＯＭ程度に信転性の高いアドレス変換方法の提供を目
的とし、 順番アドレス出力部より、一定周期で繰り返し出力され
る順番のアドレス夫々を、所定のアドレスに変換するに
際し、 デュアルポートＲＡＭ （以下ＤＰＲＡＭと称す）を用
い、初期状態では、書込み状態とし、プロセッサより該
ＤＰＲＡＭのアドレス端子に上記順番のアドレスを送り
、データ端子には、該順番のアドレスの夫々に対応して
上記所定のアドレス値を入力してｉＤＰＲＡＭに書込む
と共に、該入力したアドレス値の合計値をメモリに記憶
しておき、定常状態では、読み出し状態とし、該ＤＰＲ
ＡＭのアドレス端子への順番のアドレス出力を、該プロ
セッサより該順番アドレス出力部に切り替え、一定周期
で順番のアドレスを順次入力させ、読み出される該所定
のアドレス値を目的部に与えると共に、カウンタにて他
方のアドレス端子よりも上記順番のアドレスを送り、他
方のデータ端子より出力される上記所定のアドレス値を
加算器に入力して一周期分の値を加算させ、加算結果を
該プロセッサに送り、該メモリに記憶しているアドレス
値の合計値と比較し、 一致していれば定常状態を続け、一致していなければ、
初期状態と同しく、書込み状態とし、該プロセッサより
該Ｄ Ｐ ＲＡ Ｍのアドレス端子に順番のアドレスを
送り、データ端子には該順番のアドレスの夫々に対応し
た上記所定のアドレス値を入力して書き込むように構成
する。
ＲＯＭ程度に信転性の高いアドレス変換方法の提供を目
的とし、 順番アドレス出力部より、一定周期で繰り返し出力され
る順番のアドレス夫々を、所定のアドレスに変換するに
際し、 デュアルポートＲＡＭ （以下ＤＰＲＡＭと称す）を用
い、初期状態では、書込み状態とし、プロセッサより該
ＤＰＲＡＭのアドレス端子に上記順番のアドレスを送り
、データ端子には、該順番のアドレスの夫々に対応して
上記所定のアドレス値を入力してｉＤＰＲＡＭに書込む
と共に、該入力したアドレス値の合計値をメモリに記憶
しておき、定常状態では、読み出し状態とし、該ＤＰＲ
ＡＭのアドレス端子への順番のアドレス出力を、該プロ
セッサより該順番アドレス出力部に切り替え、一定周期
で順番のアドレスを順次入力させ、読み出される該所定
のアドレス値を目的部に与えると共に、カウンタにて他
方のアドレス端子よりも上記順番のアドレスを送り、他
方のデータ端子より出力される上記所定のアドレス値を
加算器に入力して一周期分の値を加算させ、加算結果を
該プロセッサに送り、該メモリに記憶しているアドレス
値の合計値と比較し、 一致していれば定常状態を続け、一致していなければ、
初期状態と同しく、書込み状態とし、該プロセッサより
該Ｄ Ｐ ＲＡ Ｍのアドレス端子に順番のアドレスを
送り、データ端子には該順番のアドレスの夫々に対応し
た上記所定のアドレス値を入力して書き込むように構成
する。
〔産業上の利用分野］
本発明は、交換機よりの信号を用いランプ点灯部のラン
プを点灯するランプ点灯装置等に用いる、アドレス変換
方法の改良に関する。
プを点灯するランプ点灯装置等に用いる、アドレス変換
方法の改良に関する。
第３図は従来例のランプ点灯装置のブロック図である。
第３図のランプ点灯部８には、ランプ１−１〜１−７の
７個のランプ列をアドレス４０００の位置に取りつけ、
ランプ２−１〜２−７の７個のランプ列をアドレス５０
００の位置に取りつけ、ランプ３−１〜３−７の７個Ｑ
ランプ列をアドレス７０００の位置に取りつけてあり、
この取り付は位置は諸般の事情により変わるので、取り
付は位置を示すアドレス値は変わる。
７個のランプ列をアドレス４０００の位置に取りつけ、
ランプ２−１〜２−７の７個のランプ列をアドレス５０
００の位置に取りつけ、ランプ３−１〜３−７の７個Ｑ
ランプ列をアドレス７０００の位置に取りつけてあり、
この取り付は位置は諸般の事情により変わるので、取り
付は位置を示すアドレス値は変わる。
交換機よりは、ランプ点灯部８の各ランプに受信電話番
号等を表示する為に、第３図（Ａ）に示す如き、此れ等
のランプを点灯する点灯信号を、サイクリックに送り、
点灯させる。
号等を表示する為に、第３図（Ａ）に示す如き、此れ等
のランプを点灯する点灯信号を、サイクリックに送り、
点灯させる。
この時、ランプ点灯部８に、ランプ列のアドレス値を入
力するのに、ＤＭＡ （直接メモリアクセス）転送部１
ａを用いて行っているが、ＤＭＡ転送部１ａより出力す
るアドレスは例えば６０００６００１．６００２の如く
順番になっているので、このアドレスをアドレス変換手
段にてランプ列のアドレスの４０００．５０００．７０
００に変換しなければならない。
力するのに、ＤＭＡ （直接メモリアクセス）転送部１
ａを用いて行っているが、ＤＭＡ転送部１ａより出力す
るアドレスは例えば６０００６００１．６００２の如く
順番になっているので、このアドレスをアドレス変換手
段にてランプ列のアドレスの４０００．５０００．７０
００に変換しなければならない。
この変換を行うのに、第３図ではＲＯＭｌ０を用い、Ｒ
ＯＭｌ０のアドレス６０００，６００１゜６００２には
、アドレス値４０００．５０００７０００を書き込んで
おき、アドレス６０００６００１．６００２を入力する
と、出力より４０００．５０００．７０００を出力して
ランプ点灯部８に与えるようになっている。
ＯＭｌ０のアドレス６０００，６００１゜６００２には
、アドレス値４０００．５０００７０００を書き込んで
おき、アドレス６０００６００１．６００２を入力する
と、出力より４０００．５０００．７０００を出力して
ランプ点灯部８に与えるようになっている。
第３図（Ａ）に示す交換機より送られてくる点灯信号は
、制御ビットの後に、各７個のランプに対応し、例えば
ｌで点灯、Ｏで清澄の７ピントの信号を持ち、且つ１周
期の最初の制御ピントは１周期の最初を示す為にＯ２他
はＩとなっている。
、制御ビットの後に、各７個のランプに対応し、例えば
ｌで点灯、Ｏで清澄の７ピントの信号を持ち、且つ１周
期の最初の制御ピントは１周期の最初を示す為にＯ２他
はＩとなっている。
又交換機よりの点灯信号は、アドレス４００００７個の
ランプを点滅し、次にアドレス５０００の７個のランプ
を点滅し、次にアドレス７０００の７個のランプを点滅
する直列の点灯信号となっている。
ランプを点滅し、次にアドレス５０００の７個のランプ
を点滅し、次にアドレス７０００の７個のランプを点滅
する直列の点灯信号となっている。
この直列信号は、制御ビン）０検出部７に入力し、１周
期の先頭が見つけられ、見つけるとＤＭＡＩＩＪａｌ１
１部１ａを起動してアドレス６０００．６００１．６０
０２を出力させ、又Ｓ／Ｐ変換部６に入力して、８ビツ
トの並列信号となり、ランプ点灯部８に送られる。
期の先頭が見つけられ、見つけるとＤＭＡＩＩＪａｌ１
１部１ａを起動してアドレス６０００．６００１．６０
０２を出力させ、又Ｓ／Ｐ変換部６に入力して、８ビツ
トの並列信号となり、ランプ点灯部８に送られる。
すると、ランプ点灯部８では、アドレス４０００．５０
００．７０００のランプ１−１〜１−７２−１〜２−７
．３−１〜３−７が、点灯信号の内容に従い点灯する。
００．７０００のランプ１−１〜１−７２−１〜２−７
．３−１〜３−７が、点灯信号の内容に従い点灯する。
しかしながら、ＲＯＭを用いるアドレス変換方法では、
ランプ列を取り付けるアドレスが変わるとＲＯＭｌ０を
作り変えねばならず手間がかかり又今迄使用していたＲ
ＯＭｌ０が使用出来なくなるので費用がかかる問題点が
ある。
ランプ列を取り付けるアドレスが変わるとＲＯＭｌ０を
作り変えねばならず手間がかかり又今迄使用していたＲ
ＯＭｌ０が使用出来なくなるので費用がかかる問題点が
ある。
本発明は、変換するアドレスが変わっても取り替える必
要がなく又ＲＯＭ程度に信頼性の高いアドレス変換方法
の提供を目的としている。
要がなく又ＲＯＭ程度に信頼性の高いアドレス変換方法
の提供を目的としている。
［課題を解決するための手段］
第１図は本発明の原理ブロック図である。
第１図に示す如く、順番アドレス出力部１より、一定周
期で繰り返し出力される順番のアドレス夫々を、所定の
アドレスに変換するに際し、ＤＰＲＡＭ２を用い、初期
状態では、書込み状態とし、プロセッサ３より該ＤＰＲ
ＡＭ２のアドレス端子に上記順番のアドレスを送り、デ
ータ端子には、該順番のアドレスの夫々に対応して上記
所定のアドレス値を入力して該ＤＰＲＡＭ２に書込むと
共に、該入力したアドレス値の合計値をメモリ４に記憶
しておき、 定常状態では、読み出し状態とし、該ＤＰＲＡＭ２のア
ドレス端子への順番のアドレス出力を、該プロセッサ３
より該順番アドレス出力部１に切り替え、一定周期で順
番のアドレスを順次入力させ、読み出される該所定のア
ドレス値を目的部に与えると共に、カウンタ１４よりも
他方のアドレス端子に上記順番のアドレスを入力し、他
方のデータ端子より出力される上記所定のアドレス値を
加算器５に入力して一周期分の値を加算させ、加算結果
を該プロセッサ３に送り、該メモリ４に記憶しているア
ドレス値の合計値と比較する。
期で繰り返し出力される順番のアドレス夫々を、所定の
アドレスに変換するに際し、ＤＰＲＡＭ２を用い、初期
状態では、書込み状態とし、プロセッサ３より該ＤＰＲ
ＡＭ２のアドレス端子に上記順番のアドレスを送り、デ
ータ端子には、該順番のアドレスの夫々に対応して上記
所定のアドレス値を入力して該ＤＰＲＡＭ２に書込むと
共に、該入力したアドレス値の合計値をメモリ４に記憶
しておき、 定常状態では、読み出し状態とし、該ＤＰＲＡＭ２のア
ドレス端子への順番のアドレス出力を、該プロセッサ３
より該順番アドレス出力部１に切り替え、一定周期で順
番のアドレスを順次入力させ、読み出される該所定のア
ドレス値を目的部に与えると共に、カウンタ１４よりも
他方のアドレス端子に上記順番のアドレスを入力し、他
方のデータ端子より出力される上記所定のアドレス値を
加算器５に入力して一周期分の値を加算させ、加算結果
を該プロセッサ３に送り、該メモリ４に記憶しているア
ドレス値の合計値と比較する。
比較結果が、一致していれば定常状態を続け、一致して
いなければ、初期状態と同じく、書込み状態とし、該プ
ロセッサ３より該ＤＰＲＡＭ２のアドレス端子に順番の
アドレスを送り、データ端子には該順番のアドレスの夫
々に対応した上記所定のアドレス値を入力して書き込む
。
いなければ、初期状態と同じく、書込み状態とし、該プ
ロセッサ３より該ＤＰＲＡＭ２のアドレス端子に順番の
アドレスを送り、データ端子には該順番のアドレスの夫
々に対応した上記所定のアドレス値を入力して書き込む
。
〔作 用］
本発明によれば、初期状態で、ＤＰＲＡＭ２に変換する
アドレス値を書込み、且つ書き込んだアドレス値の合計
値をメモリ４に記憶しておき、定常状態では、順番アド
レス出力部１より順番のアドレスを一定周期で繰り返し
ＤＰＲＡＭ２に入力し、ＤＰＲＡＭ２より変換するアド
レス値ヲ読ミ出し出力させる。
アドレス値を書込み、且つ書き込んだアドレス値の合計
値をメモリ４に記憶しておき、定常状態では、順番アド
レス出力部１より順番のアドレスを一定周期で繰り返し
ＤＰＲＡＭ２に入力し、ＤＰＲＡＭ２より変換するアド
レス値ヲ読ミ出し出力させる。
一方他方のアドレス端子にはカウンタ１４よりも上記順
番のアドレスを入力し他方のデータ端子より出力される
アドレス値の１周期分の合計値を加算器５にて求め、先
にメモリ４に記憶している合計値と比較し、一致してい
れば定常状態を続け、一致していなければ、初期状態と
同じく、書込み状態とし、８亥プロセツサ３より１亥デ
ユアルポ一トＲＡＭ２のアドレス端子に順番のアドレス
を送り、データ端子には該順番のアドレスの夫々に対応
した上記所定のアドレス値を入力して書き直す。
番のアドレスを入力し他方のデータ端子より出力される
アドレス値の１周期分の合計値を加算器５にて求め、先
にメモリ４に記憶している合計値と比較し、一致してい
れば定常状態を続け、一致していなければ、初期状態と
同じく、書込み状態とし、８亥プロセツサ３より１亥デ
ユアルポ一トＲＡＭ２のアドレス端子に順番のアドレス
を送り、データ端子には該順番のアドレスの夫々に対応
した上記所定のアドレス値を入力して書き直す。
このように、アドレス変換をするのにＤＰＲＡＭ２を用
いると、変換するアドレス値が変われば、プロセッサ３
より書き直すことが出来るので、変換するアドレス値が
変わっても取り替える必要がなく、又他方のアドレス端
子及びデータ端子を用い、変換されたアドレス値の合計
が、元の合計値と合致しているかをチエツクし、合致し
ていなければ書き直すようにしているので信頼性はＲＯ
Ｍ程度に高い。
いると、変換するアドレス値が変われば、プロセッサ３
より書き直すことが出来るので、変換するアドレス値が
変わっても取り替える必要がなく、又他方のアドレス端
子及びデータ端子を用い、変換されたアドレス値の合計
が、元の合計値と合致しているかをチエツクし、合致し
ていなければ書き直すようにしているので信頼性はＲＯ
Ｍ程度に高い。
勿論、変換アドレスが変わった時取り替えずに、プロセ
ッサにて変わったアドレスに書き直すことが出来るもの
として通常のＲＡＭがあるが、通常のＲＡＭでは他方の
アドレス端子及びデータ端子がなく使用状態ではチエツ
ク出来ないのでＲＯＭに比し信頼性に劣る。
ッサにて変わったアドレスに書き直すことが出来るもの
として通常のＲＡＭがあるが、通常のＲＡＭでは他方の
アドレス端子及びデータ端子がなく使用状態ではチエツ
ク出来ないのでＲＯＭに比し信頼性に劣る。
第２図は本発明の実施例のランプ点灯装置のブロック図
である。
である。
第２図で第３図の従来例と異なるのは、ＤＰＲＡＭ２を
使用してアドレス変換を行う部分であるので、この異な
る点を中心に説明する。
使用してアドレス変換を行う部分であるので、この異な
る点を中心に説明する。
初期状態では、プロセッサ３の制御によりスイッチＳＷ
を点線側にし、且つ書込み状態とし、又書込み状態を示
す信号をデコーダ１１に入力し、３ステートバツフア１
２をスルーに、３ステートバツフア１３ばオープンに、
３ステートバツフア１５は出力禁止とし、プロセッサ３
より、例えば第２図（Ｂ）に示す如くアドレスとして６
０００゜６００１．６００２を、ＤＰＲＡＭ２のアドレ
ス端子に送り、それに対応して変換するアドレス値の４
０００．５０００．７−０００を３ステートバンフア１
２を介してデータ端子に入力して記憶させ、この時書き
込んだアドレス値の合計をメモリ４に記憶しておく。
を点線側にし、且つ書込み状態とし、又書込み状態を示
す信号をデコーダ１１に入力し、３ステートバツフア１
２をスルーに、３ステートバツフア１３ばオープンに、
３ステートバツフア１５は出力禁止とし、プロセッサ３
より、例えば第２図（Ｂ）に示す如くアドレスとして６
０００゜６００１．６００２を、ＤＰＲＡＭ２のアドレ
ス端子に送り、それに対応して変換するアドレス値の４
０００．５０００．７−０００を３ステートバンフア１
２を介してデータ端子に入力して記憶させ、この時書き
込んだアドレス値の合計をメモリ４に記憶しておく。
定常状態では、プロセッサ３は、読み出し状態とし、デ
コーダ１１を介して３ステートバツフア１２をオープン
、３ステートハソファ１３．１５はスルーとし、又スイ
ッチＳＷを実線側に切り替える。
コーダ１１を介して３ステートバツフア１２をオープン
、３ステートハソファ１３．１５はスルーとし、又スイ
ッチＳＷを実線側に切り替える。
すると、第３図の場合と同じく第２図（Ａ）に示す点灯
信号入力に同期して、ＤＭＡ転送部１ａよりＤＰＲＡＭ
２のアドレス端子にアドレス６０００．６００１．６０
０２を入力する。するとデータ端子より４０００．５０
００．７０００が読み出され３ステートバツフア１３を
通りランプ点灯部８にアドレスとして入力する。
信号入力に同期して、ＤＭＡ転送部１ａよりＤＰＲＡＭ
２のアドレス端子にアドレス６０００．６００１．６０
０２を入力する。するとデータ端子より４０００．５０
００．７０００が読み出され３ステートバツフア１３を
通りランプ点灯部８にアドレスとして入力する。
一方、ＤＭＡ転送部１ａと略同じ速度で、カウンタ１４
より他方のアドレス端子に６０００．６００１．６００
２を入力し、他方のデータ端子より読み出される４００
０．５０００．７０００のアドレス値を加算器５にて合
計し合計値を３ステートバツフア１５を通りプロセッサ
３に送る。
より他方のアドレス端子に６０００．６００１．６００
２を入力し、他方のデータ端子より読み出される４００
０．５０００．７０００のアドレス値を加算器５にて合
計し合計値を３ステートバツフア１５を通りプロセッサ
３に送る。
プロセッサ３では、メモリ４に記憶している値と比較し
一致すれば、その侭定常状態を続け、−致していないと
スイッチＳＷを点線側にすると共に、書込み状態とし、
デコーダエ１を介して３ステートバツフア１２をスルー
、３ステートバツフア１３を出力禁止、３ステートバツ
フア１５をオープンとし、初期状態と同じく、ＤＰＲＡ
Ｍ２のアドレス端子に６０００．６００１．６００２を
送り、又データ端子に４０００．５０００．７０００を
送り書き込ませ又定常状態とする。
一致すれば、その侭定常状態を続け、−致していないと
スイッチＳＷを点線側にすると共に、書込み状態とし、
デコーダエ１を介して３ステートバツフア１２をスルー
、３ステートバツフア１３を出力禁止、３ステートバツ
フア１５をオープンとし、初期状態と同じく、ＤＰＲＡ
Ｍ２のアドレス端子に６０００．６００１．６００２を
送り、又データ端子に４０００．５０００．７０００を
送り書き込ませ又定常状態とする。
このようにアドレスを変換するのに、ＤＰＲＡＭ２を用
いれば、変換するアドレスが変わっても、交換すること
なくプロセッサ３より書き直せばよく、手間も少なくな
り、又費用もかからない。
いれば、変換するアドレスが変わっても、交換すること
なくプロセッサ３より書き直せばよく、手間も少なくな
り、又費用もかからない。
又使用中にＤＰＲＡＭ２に異常があっても、これを発見
し直ぐ書き直すので信鯨性も高くなる。
し直ぐ書き直すので信鯨性も高くなる。
以上詳細に説明せる如く本発明によれば、ＤＰＲＡＭを
用いることで、変換するアドレスが変わっても、交換す
ることなく書き直せばよく、又使用中に異常があっても
、これを発見し直ぐ書き直すことが出来るので、アドレ
ス変換の手間も少なく、費用もかからず、信転性も高い
アドレス変換方法が得られる効果がある。
用いることで、変換するアドレスが変わっても、交換す
ることなく書き直せばよく、又使用中に異常があっても
、これを発見し直ぐ書き直すことが出来るので、アドレ
ス変換の手間も少なく、費用もかからず、信転性も高い
アドレス変換方法が得られる効果がある。
第１図は本発明の原理ブロック図、
第２図は本発明の実施例のランプ点灯装置のフロック図
、 第３図は従来例のランプ点灯装置のブロック図である。 図において、 ｌは順番アドレス出力部、 １−１〜１−７．２−１〜２−７．３−１〜３−７はラ
ンプ、 ｌａはＤＭＡ転送部、 ２はデュアルボー）ＲＡＭ、 ３はプロセッサ、 ４はメモリ、 ５は加算器、 ６はＳ／Ｐ変換部、 ７は制御ビット０検出部、 ８はランプ点灯部、 １０はＲＯＭ、 １１はデコーダ、 １２．１．３．１５は３ステートバツフア、１４はカウ
ンタを示す。
、 第３図は従来例のランプ点灯装置のブロック図である。 図において、 ｌは順番アドレス出力部、 １−１〜１−７．２−１〜２−７．３−１〜３−７はラ
ンプ、 ｌａはＤＭＡ転送部、 ２はデュアルボー）ＲＡＭ、 ３はプロセッサ、 ４はメモリ、 ５は加算器、 ６はＳ／Ｐ変換部、 ７は制御ビット０検出部、 ８はランプ点灯部、 １０はＲＯＭ、 １１はデコーダ、 １２．１．３．１５は３ステートバツフア、１４はカウ
ンタを示す。
Claims (1)
- 【特許請求の範囲】 順番アドレス出力部（１）より、一定周期で繰り返し出
力される順番のアドレス夫々を、所定のアドレスに変換
するに際し、 デュアルポートＲＡＭ（２）を用い、初期状態では、書
込み状態とし、プロセッサ（３）より該デュアルポート
ＲＡＭ（２）のアドレス端子に上記順番のアドレスを送
り、データ端子には、該順番のアドレスの夫々に対応し
て上記所定のアドレス値を入力して該デュアルポートＲ
ＡＭ（２）に書込むと共に、該入力したアドレス値の合
計値をメモリ（４）に記憶しておき、 定常状態では、読み出し状態とし、該デュアルポートＲ
ＡＭ（２）のアドレス端子への順番のアドレス出力を、
該プロセッサ（３）より該順番アドレス出力部（１）に
切り替え、一定周期で順番のアドレスを順次入力させ、
読み出される該所定のアドレス値を目的部に与えると共
に、カウンタ（１４）にて他方のアドレス端子よりも上
記順番のアドレスを送り、他方のデータ端子より出力さ
れる上記所定のアドレス値を加算器（５）に入力して一
周期分の値を加算させ、加算結果を該プロセッサ（３）
に送り、該メモリ（４）に記憶しているアドレス値の合
計値と比較し、 一致していれば定常状態を続け、一致していなければ、
初期状態と同じく、書込み状態とし、該プロセッサ（３
）より該デュアルポートＲＡＭ（２）のアドレス端子に
順番のアドレスを送り、データ端子には該順番のアドレ
スの夫々に対応した上記所定のアドレス値を入力して書
き込むことを特徴とするアドレス変換方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17593390A JPH0468646A (ja) | 1990-07-03 | 1990-07-03 | アドレス変換方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17593390A JPH0468646A (ja) | 1990-07-03 | 1990-07-03 | アドレス変換方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0468646A true JPH0468646A (ja) | 1992-03-04 |
Family
ID=16004794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17593390A Pending JPH0468646A (ja) | 1990-07-03 | 1990-07-03 | アドレス変換方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0468646A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011036388A (ja) * | 2009-08-10 | 2011-02-24 | Kyoraku Sangyo Kk | ランプ制御装置、遊技機、ランプ制御方法およびプログラム |
-
1990
- 1990-07-03 JP JP17593390A patent/JPH0468646A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011036388A (ja) * | 2009-08-10 | 2011-02-24 | Kyoraku Sangyo Kk | ランプ制御装置、遊技機、ランプ制御方法およびプログラム |
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