JPH02171059A - 非同期信号入替え回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は制御機器におけるデータに関し、特に２つの非
同期アドレスの比較一致によりデータを入替える非同期
信号入換え回路に関する。

（従来の技術） 従来、この種の非同期信号データ入替え回路は、第３図
に示すように構成されている。第３図において１６はメ
モリ、４はデータ入替え回路、５はアドレス信号、すな
わち１番地〜ｎ番地を順次繰返すアドレス信号の入力端
子、６はＡデータ信号、すなわち１番地〜ｎ番地を順次
繰返すデータ信号の入力端子、８はＢデータ信号、すな
わち１番地〜ｎ番地のデータ信号の入力端子、９は薔込
み信号入力端子、１４はデータ入替え回路信号出力端子
、１７は読出し信号入力端子、１８はメモリデータ信号
出力信号である。

第４図は、第３図に示す非同期信号入替え回路の各部数
形を示すタイミングチャートである。

以下、動作を第３図および第４図を参照して説明する。

第４図に示すように、信号線８上のＢデータ入力信号は
１番地〜３番地までのデータ信号と仮定し、これらの信
号はＢデータ入力信号に同期のとれた信号線９上のＢデ
ータ書込み信号によりメモリ１６に記憶さハる。データ
入替え回路４のＡアドレス信号入力端子５よりＡアドレ
ス入力信号は第４図に示すように入力され、同期のとれ
た信号ｉ１７上のメモリデータ読込み信号はデータ入替
え回路４から読込み信号入力端子１７を経由してメモ’
Ｊ　１６に入力される。

これによりメモリ１６に保持されたＢデータはメモリデ
ータ信号出力端子１８からデータ入替え回路４に入力さ
れ、尚核アドレスのデータが入替えられる。データ入替
え回路信号出力端子１４から第４図に示すようなデータ
入替え回路出力信号が出力される。

このように２つの非同期信号において、当該アドレスに
置かれたデータの入替えをする回路を非同期信号データ
入替え回路と呼んでいる。

（発明が解決しようとする課題） 上述した従来の非同期信号データ入替え回路は、Ａアド
レス信号とメモリに記憶されたＢデータとをＡアドレス
信号に同期させて読出し、当該アドレスに置かれたデー
タの入替えを行っているので、メモリ容量が大きくなる
とともに、ハードウェアの規模が大きくなるという欠点
がある。

本発明の目的は、１番地〜ｎ＠地のアドレスをＪｌｉ１
次繰返すアドレス信号を与え、アドレス信号に対応した
データと上記アドレス信号で示されるｍ　（ｍ　＝　１
〜ｎ）番地のデータとを入替える回路において、ｍ−１
ｌ地のアドレスとデータとに同期した曹込み信号でｍ番
地のアドレスとデータとを保持し、保持されたアドレス
出力信号と１番地〜ｎ番地のアドレスを順次繰返すアド
レス信号とを比較し、比較出力のパルス幅が基準クロッ
クに対してノ個以上ある場合にはｍ番地のデータと１番
地〜ｎ番地の中の当該アドレスのデータとを入替えるこ
とにより上記欠点を除去し、メモリ容量を大きくするこ
とがないように構成した非同期信号入替え回路を提供す
ることにある。

（課題を解決するための手段） 本発明による非同期信号入替え回路は保持回路と、比較
回路と、パルス幅検出回路と、データ入替え回路とを具
備して構成したものである。

保持回路は、ｍ（ｍ＝ｌ、２・・・ｎ）番地のアドレス
および当該データに同期した椹込み信号で、ｍ番地のア
ドレスおよび当該データを保持するだめのものである。

比較回路は、保持回路のアドレス出力信号と１−ｎ番地
のアドレスを順次繰返すアドレス信号とを比較するため
のものである。

パルス幅検出回路は、比較回路の出力信号のパルス幅が
基準クロックに刻して１６１以上あることを検出するた
めのものである。

データ入替え回路は、パルス幅検出回路の出力により保
持回路から出力されたｍ番地のデータと、１〜ｎ＠地の
なかの当該番地のデータとを入替えるためのものである
。

（実施例） 次に、本発明について図面を参照して説明する。

第１図は、本発明による非同期信号入替え回路の一実施
例を示すブロック図である。第１図において、１は比較
回路、２は保持回路、３はパルス幅検出回路、４はデー
タ入替え回路、５はＡアドレス信号、すなわち１番地〜
ｎ！４ｉ地のアドレスを順次紅返す４ｐ号の入力端子、
６はＡデータｆｆｆ号、すなわち１番地〜ｎ番地のデー
タを１１０次ｈ・返す信号の入力端子、７はＢアドレス
信号、すなわちｍ（ｍ＝ｌ〜ｎ）＠地のアドレス信号の
入力端子、８はＢデータ信号、すなわちｒｎ（ｒｎ＝１
−ｎ）番地のデータ信号の入力端子、９は書込み信号入
力端子、１０はアドレス出力信号端子、１４％′！、デ
ータ入替え信号゛出力端子、１５は基準クロック信号入
力端子である。

第２図は、第１図に示す非同期信号入替え回路の各部波
形を示すタイミングチャートである。

以下、動作について第１図および第２図を参照しながら
説明する。

端子７上のＢアドレス入力信号と、端子８上のＢデータ
入力信号の＠１”とを端子９上の書込み信号により保持
回路２に入力すると、端子１０上に保持アドレス出力信
号が得られるとともに、端子ｌｌ上に保持データ出力信
号が得られる。比較回路１では端子１０上の保持アドレ
ス出力信号と端子５上のＡアドレス入力信号とを比較し
て、残子１２上に比較出力を得る。比較出力はパルス幅
検出回路３に入力される。

端子１５上の基準のクロック信号が１個以上の場合には
、端子１２上の比較出力が■のようになるとパルス幅検
出ＦＡｉ路３に入力された信号は無効となるが、■のよ
５になると有効となる。

これによって、端子１３上のパルス幅検出回路出力信号
がデータ入替え回路４に入力されると、データ入替え回
路４でパルス幅検出回路出力信号をもと圧して当該アド
レスで端子６上ＯＡデータと端子８上のＢデータとの入
替えを行う。

これによりて、データ入替え回路出力信号としてＡデー
タ入力信号の１″がＢデータ入力信号の１″に入替えら
れ、データ入替え回路４の端子１４上に出力される。

（発明の効果） 以上説明したように本発明は、非同期信号のデータ入替
え回路にパルス幅検出回路を付加し、メモリを保時回路
に変更することにより、！・−ドウエアの規模を小さく
することができるという効果がある。

【図面の簡単な説明】

第１図は、本発明による非同期信号データ入替え回路の
一実施例を示すブロック図である。 第２図は、第１図の各部における波形を示すタイムチャ
ートである。 第３図は、従来技術による非同期信号データ入替え回路
の一例を示すブロック図である。 第４図は、第３図の各部における波形を示すタイムチャ
ートである。 １・・・比較回路　　　　２・・・保持回路３・・・パ
ルス幅検出回路 ４・・・データ入替え回路 １６・・・メモリ ５〜１５，１７，１８・・・端子 才１図

Claims (1)

【特許請求の範囲】
1. ｍ（ｍ＝１、２、・・・ｎ）番地のアドレスおよび当該
   データに同期した書込み信号で前記ｍ番地のアドレスお
   よび当該データを保持するための保持回路と、前記保持
   回路のアドレス出力信号と前記１番地〜ｎ番地のアドレ
   スを順次繰返すアドレス信号とを比較するための比較回
   路と、前記比較回路の出力信号のパルス幅が基準クロッ
   クに対してｌ個以上あることを検出するためのパルス幅
   検出回路と、前記パルス幅検出回路の出力により前記保
   持回路から出力された前記ｍ番地のデータと前記１番地
   〜ｎ番地のなかの当該番地のデータとを入替えるための
   データ入替え回路とを具備して構成したことを特徴とす
   る非同期信号入替え回路。