JPH046870A - 相補型ｍｏｓ半導体装置の製造方法 - Google Patents
相補型ｍｏｓ半導体装置の製造方法Info
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- JPH046870A JPH046870A JP90108029A JP10802990A JPH046870A JP H046870 A JPH046870 A JP H046870A JP 90108029 A JP90108029 A JP 90108029A JP 10802990 A JP10802990 A JP 10802990A JP H046870 A JPH046870 A JP H046870A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は相補型ＭＯＳ半導体装置の製造方法に関し、シ
リコンゲートの如き自己整合プロセスの、より改善され
た方法、およびそれに基づく新きな構造を提供し、微細
化に対応する事を目的としている。
リコンゲートの如き自己整合プロセスの、より改善され
た方法、およびそれに基づく新きな構造を提供し、微細
化に対応する事を目的としている。
［従来の技術］
ＶＬＳ Ｉで使用されるＭＯＳトランジスターはそのゲ
ート巾が小さくなるに伴い、ドレインにかかる電圧が、
ゲート近ぼって集中し、ゲート電極へのホットキャリヤ
ーの注入により、素子特性の劣化という問題に直面する
ようになった。
ート巾が小さくなるに伴い、ドレインにかかる電圧が、
ゲート近ぼって集中し、ゲート電極へのホットキャリヤ
ーの注入により、素子特性の劣化という問題に直面する
ようになった。
１．２膜ｍ−１，３μｍプロセスからＬＤＤ（Ｌｉｇｈ
ｔ Ｄｏｐｅｄ Ｄｒａｉｎの略、以後ＬＤＤと書く）
構造のトランジスターが主流をしめるようになった。そ
の、主な構造及び製造方法について説明する。
ｔ Ｄｏｐｅｄ Ｄｒａｉｎの略、以後ＬＤＤと書く）
構造のトランジスターが主流をしめるようになった。そ
の、主な構造及び製造方法について説明する。
第２図（ａ）〜第２図（ｄ）に工程順の断面略図を示し
以下に従来技術について説明する。
以下に従来技術について説明する。
第２図（ａ）に示す如く、Ｎ型単結晶８１基板２１内に
ＮＷｅｆｆｆｆ２２及びＰＷｅｆｆｆｆ２３を形成した
後、選択酸化法によってＬＯＧＯ３酸化膜２４を形成す
る。ＬＯＣＯ５酸化膜２４の形成されている領域以外の
領域にゲート酸化膜２５を形成し、その上に多結晶シリ
コン層を形成した後、Ｎ゛拡散おこないＮ゛多結晶シリ
コン層にする。Ｎ゛多結晶シリコンを選択エツチングし
、ゲト電極２６を形成する。その後、酸化性雰囲気の中
でライト酸化をおこない薄い酸化膜２７を形成する。
ＮＷｅｆｆｆｆ２２及びＰＷｅｆｆｆｆ２３を形成した
後、選択酸化法によってＬＯＧＯ３酸化膜２４を形成す
る。ＬＯＣＯ５酸化膜２４の形成されている領域以外の
領域にゲート酸化膜２５を形成し、その上に多結晶シリ
コン層を形成した後、Ｎ゛拡散おこないＮ゛多結晶シリ
コン層にする。Ｎ゛多結晶シリコンを選択エツチングし
、ゲト電極２６を形成する。その後、酸化性雰囲気の中
でライト酸化をおこない薄い酸化膜２７を形成する。
第２図（ｂ）に示す如く、選択的にボロンのイオン打込
みをおこなう事によって、Ｐチャンネルトランジスター
のソース、ドレインの拡散層として、第１のＰ型拡散層
２８を形成する。その時の打込みエネルギーは２０Ｋｅ
ｖ 〜４０Ｋｅｖで、打込み濃度は５Ｘ １０”／Ｃｍ
” 〜５ｘ ｌ Ｏ”／ｃｍ”がのぞましい。その後１
選択的にリンのイオン打込みをおこなう事によって、Ｎ
チャンネルトランジスターのソース、ドレインの拡散層
として、第１のＮ型拡散層２９を形成する。その時の打
込みエネルギーは３０Ｋｅｖ〜６０Ｋｅｖで、打込み濃
度は５ｘ １０１２／ｃｍ” 〜５ｘ ｌ Ｏ”／ｃｍ
２がのぞましい。
みをおこなう事によって、Ｐチャンネルトランジスター
のソース、ドレインの拡散層として、第１のＰ型拡散層
２８を形成する。その時の打込みエネルギーは２０Ｋｅ
ｖ 〜４０Ｋｅｖで、打込み濃度は５Ｘ １０”／Ｃｍ
” 〜５ｘ ｌ Ｏ”／ｃｍ”がのぞましい。その後１
選択的にリンのイオン打込みをおこなう事によって、Ｎ
チャンネルトランジスターのソース、ドレインの拡散層
として、第１のＮ型拡散層２９を形成する。その時の打
込みエネルギーは３０Ｋｅｖ〜６０Ｋｅｖで、打込み濃
度は５ｘ １０１２／ｃｍ” 〜５ｘ ｌ Ｏ”／ｃｍ
２がのぞましい。
その後、酸化雰囲気中でライト酸化し、その上にＣＶＤ
５ｉＯ□膜３０を形成する。膜厚は２０００人〜４００
０人の間である。
５ｉＯ□膜３０を形成する。膜厚は２０００人〜４００
０人の間である。
第２図（ｃ）に示す如く、上から異方性エツチングによ
ってＣＶ Ｄ Ｓ １０ ｘ膜３０及び薄い酸化Ｍ２７
をエツチング除去することによって、ゲート電極の両側
にサイドウオール１ｉ３１を形成する。そして、選択的
にボロンのイオン打込みをおこなう事によって、Ｐチャ
ンネルトランジスターのソース、ドレインの拡散層とし
て、第２のＰ型拡散層３２を形成する。その時の打込み
エネルギーは２０Ｋｅｖ 〜６０Ｋｅｖで、打込み濃度
は１ｘ １０”／ｃｍ” 〜１ ｘ １０”／ｃｍ”が
のぞましい、その後、選択的にヒ素のイオン打込みをお
こなう事によって、Ｎチャンネルトランジスターのソー
ス、ドレインの拡散層として、第２のＮ型拡散層３３を
形成する。その時の打込みエネルギーは４０Ｋｅｖ 〜
８０Ｋｅｖで、打込み濃度はｌＸ １０”／ｃｍ” −
ｔ Ｘ １０”／ｃｍ”かのぞましい。
ってＣＶ Ｄ Ｓ １０ ｘ膜３０及び薄い酸化Ｍ２７
をエツチング除去することによって、ゲート電極の両側
にサイドウオール１ｉ３１を形成する。そして、選択的
にボロンのイオン打込みをおこなう事によって、Ｐチャ
ンネルトランジスターのソース、ドレインの拡散層とし
て、第２のＰ型拡散層３２を形成する。その時の打込み
エネルギーは２０Ｋｅｖ 〜６０Ｋｅｖで、打込み濃度
は１ｘ １０”／ｃｍ” 〜１ ｘ １０”／ｃｍ”が
のぞましい、その後、選択的にヒ素のイオン打込みをお
こなう事によって、Ｎチャンネルトランジスターのソー
ス、ドレインの拡散層として、第２のＮ型拡散層３３を
形成する。その時の打込みエネルギーは４０Ｋｅｖ 〜
８０Ｋｅｖで、打込み濃度はｌＸ １０”／ｃｍ” −
ｔ Ｘ １０”／ｃｍ”かのぞましい。
第２図（ｄ）に示す如く、その上にＣＶＤ５ｉＯｚ膜３
４を形成し、拡散層のコンタクト部を選択的にエツチン
グしてコンタクトホールな形成する。その上にＡＬ配線
３５を形成する。
４を形成し、拡散層のコンタクト部を選択的にエツチン
グしてコンタクトホールな形成する。その上にＡＬ配線
３５を形成する。
上記のように、従来の方法によるとゲート電極の両側に
付けるサイドウオール膜のもとになるＣＶ Ｄ Ｓ ｉ
Ｏ２膜は、減圧法、プラズマ形成法、常圧法と種々の
形成法がある。どの方法も、５−φウェハー、６−φウ
ェハーの全面に均一の膜厚て、又、ねらった膜厚を付け
るのがむずかしい。
付けるサイドウオール膜のもとになるＣＶ Ｄ Ｓ ｉ
Ｏ２膜は、減圧法、プラズマ形成法、常圧法と種々の
形成法がある。どの方法も、５−φウェハー、６−φウ
ェハーの全面に均一の膜厚て、又、ねらった膜厚を付け
るのがむずかしい。
ねらった膜厚の±２０％程度、又、ウェハーの全面±１
５％程度のバラツキがあり、ウェハー内では３０００人
の膜厚に対して９００人のバラツキがあり、ウェハー間
では全体で１２００人のバラツキがある。
５％程度のバラツキがあり、ウェハー内では３０００人
の膜厚に対して９００人のバラツキがあり、ウェハー間
では全体で１２００人のバラツキがある。
このように膜厚のバラツキが大きい事によって形成され
るサイドウオール膜の厚みのバラツキが大きい、この巾
が異なると、濃度を薄く拡散した第１のＰ型及びＮ型拡
散層の長さがバラツキ、これがシリーズに入っているト
ランジスターに、抵抗としてかんよして、トランジスタ
ーの性能のバラツキとなる。
るサイドウオール膜の厚みのバラツキが大きい、この巾
が異なると、濃度を薄く拡散した第１のＰ型及びＮ型拡
散層の長さがバラツキ、これがシリーズに入っているト
ランジスターに、抵抗としてかんよして、トランジスタ
ーの性能のバラツキとなる。
微細化が進み、ゲート電極長がさらに短かくなると、こ
のシリーズに入っている抵抗（第１のＰ型及びＮ型拡散
層の長さ）の大きさももちろん性能を悪くするが、バラ
ツキが大きくなって問題が生し、微細化には不適当であ
る。
のシリーズに入っている抵抗（第１のＰ型及びＮ型拡散
層の長さ）の大きさももちろん性能を悪くするが、バラ
ツキが大きくなって問題が生し、微細化には不適当であ
る。
［発明が解決しようとする課題］
本発明は、サイドウオール膜の厚みのバラツキをなくし
、第１のＰ型及びＮ型拡散層の拡散長のバラツキをなく
し、ウェハー内及びウェハー間のトランジスターの性能
の均一化をはかり、より微細化に対処できるようにした
ものである。
、第１のＰ型及びＮ型拡散層の拡散長のバラツキをなく
し、ウェハー内及びウェハー間のトランジスターの性能
の均一化をはかり、より微細化に対処できるようにした
ものである。
［課題を解決するための手段］
本発明の手段は、形成した時のウェハー間、ウェハー内
、及びバッチ間の膜厚のバラツキが少なく、しかも加工
上の均一性もすぐれているシリコン窒化膜を用い、電極
の両側にもうけるサイドウオール膜として、第１のＰ型
及びＮ型拡散層の長さをコントロールして、ウェハー内
、ウェハー間、バッチ間のトランジスターの性能の均一
化をはかると共に、微細化にも対応できるようにしたも
のである。
、及びバッチ間の膜厚のバラツキが少なく、しかも加工
上の均一性もすぐれているシリコン窒化膜を用い、電極
の両側にもうけるサイドウオール膜として、第１のＰ型
及びＮ型拡散層の長さをコントロールして、ウェハー内
、ウェハー間、バッチ間のトランジスターの性能の均一
化をはかると共に、微細化にも対応できるようにしたも
のである。
［実 施 例１
第１図（ａ）〜第１図（ｄ）に工程順の断面略図を示し
以下に本発明の方法について説明する。
以下に本発明の方法について説明する。
第１図（ａ）に示す如く、Ｎ型単結晶Ｓｉ基板ｌ内にＮ
Ｗ ｅ ｆ２９２及びＰ Ｗ ｅ １２１２３を形成
した後、選択酸化法を用いてＬＯＣＯ５Ｍ化１１ｊ４を
形成する。
Ｗ ｅ ｆ２９２及びＰ Ｗ ｅ １２１２３を形成
した後、選択酸化法を用いてＬＯＣＯ５Ｍ化１１ｊ４を
形成する。
ＬＯＧＯ３酸化１４の形成されている領域以外の領域に
ゲート酸化膜５を形成し、その上に多結晶シリコン層を
形成した後、Ｎ゛拡散おこない、Ｎ゛多結晶シリコン層
にする。Ｎ゛多結晶シリコン層を選択エツチングし、ゲ
ート電極６を形成する。
ゲート酸化膜５を形成し、その上に多結晶シリコン層を
形成した後、Ｎ゛拡散おこない、Ｎ゛多結晶シリコン層
にする。Ｎ゛多結晶シリコン層を選択エツチングし、ゲ
ート電極６を形成する。
その後、酸化性雰囲気の中でライト酸化をおこない薄い
酸化膜７を形成する。
酸化膜７を形成する。
第１図（ｂ）に示す如く、選択的にポロンのイオン打込
みをおこなう事によって、Ｐチャンネルトランジスター
のソース、ドレインの拡散層として、第１のＰ型拡散層
８を形成する。その時の打込みエネルギーは２０Ｋｅｖ
〜４０Ｋｅｖで、打込み濃度は５×１０′２／ｃｍ２
〜５×１Ｏ１３／ｃｍ２がのぞましい。その後、選択的
にリンのイオン打込みをおこなう事によって、Ｎチャン
ネルトランジスターのソース、ドレインの拡散層として
、第１のＮ型拡散層９を形成する。その時の打込みエネ
ルギーは３０Ｋｅｖ 〜６０Ｋｅｖで、打込み濃度は５
ｘ ｌ Ｏ”７ｃｍ” 〜５ｘ １０日／ｃｍ２がのぞ
ましい。
みをおこなう事によって、Ｐチャンネルトランジスター
のソース、ドレインの拡散層として、第１のＰ型拡散層
８を形成する。その時の打込みエネルギーは２０Ｋｅｖ
〜４０Ｋｅｖで、打込み濃度は５×１０′２／ｃｍ２
〜５×１Ｏ１３／ｃｍ２がのぞましい。その後、選択的
にリンのイオン打込みをおこなう事によって、Ｎチャン
ネルトランジスターのソース、ドレインの拡散層として
、第１のＮ型拡散層９を形成する。その時の打込みエネ
ルギーは３０Ｋｅｖ 〜６０Ｋｅｖで、打込み濃度は５
ｘ ｌ Ｏ”７ｃｍ” 〜５ｘ １０日／ｃｍ２がのぞ
ましい。
その後、酸化雰囲気中でライト酸化し、その上にシリコ
ン窒化膜１０を形成する。膜厚は１０００人〜４０００
人の間である。
ン窒化膜１０を形成する。膜厚は１０００人〜４０００
人の間である。
第１図（ｃ）に示す如く、上から異方性エツチングによ
って多結晶シリコン膜１０をエツチング除去し、ゲート
電極の両側にシリコン窒化膜のサイドウオール膜１１を
形成する。
って多結晶シリコン膜１０をエツチング除去し、ゲート
電極の両側にシリコン窒化膜のサイドウオール膜１１を
形成する。
その後、選択的にポロンのイオン打込みを右こなう事に
よって、Ｐチャンネルトランジスターのソース、ドレイ
ンの拡散層として、第２のＰ型拡敢層１２を形成する。
よって、Ｐチャンネルトランジスターのソース、ドレイ
ンの拡散層として、第２のＰ型拡敢層１２を形成する。
その時の打込みエネルギーは２０Ｋｅｖ〜６０Ｋｅｖで
、打込み濃度は１×１０１５／ｃｍ２〜１ ｘ １０１
６／ｃｍ２がのぞましい。
、打込み濃度は１×１０１５／ｃｍ２〜１ ｘ １０１
６／ｃｍ２がのぞましい。
その後、選択的にヒ素のイオン打込みをおこなう事によ
って、Ｎチャンネルトランジスターのソス、ドレインの
拡散層として、第２のＮ型拡散層１３を形成する。その
時の打込みエネルギーは４０Ｋｅｖ−８０Ｋｅｙで、打
込み濃度はＩＸｌ ０”７ｃｍ” 〜１ ｘ １０”７
ｃｍ”がのぞましい。
って、Ｎチャンネルトランジスターのソス、ドレインの
拡散層として、第２のＮ型拡散層１３を形成する。その
時の打込みエネルギーは４０Ｋｅｖ−８０Ｋｅｙで、打
込み濃度はＩＸｌ ０”７ｃｍ” 〜１ ｘ １０”７
ｃｍ”がのぞましい。
第１図（ｄ）に示す如く等方性のドライエッチ法か、熱
リン酸液で、サイドウオール膜であるジノコン窒化膜を
エツチング除去する。そして、酸化性雰囲気でライト酸
化した後、ＰＳＧ膜１４を形成し、アニールした後、コ
ンタクト部分のＰｓＧ膜１膜上４い酸化膜７を一部エッ
チング除去してコンタクトホールを形成する。その上に
、ＡＬ配線１５を形成する。
リン酸液で、サイドウオール膜であるジノコン窒化膜を
エツチング除去する。そして、酸化性雰囲気でライト酸
化した後、ＰＳＧ膜１４を形成し、アニールした後、コ
ンタクト部分のＰｓＧ膜１膜上４い酸化膜７を一部エッ
チング除去してコンタクトホールを形成する。その上に
、ＡＬ配線１５を形成する。
［発明の効果］
本発明の方法によると、シリコン窒化膜厚のバラツキは
ウェハー間が±５％以内で、ウェハー内が±３％以内で
、モしてロット間が±７％以内である。
ウェハー間が±５％以内で、ウェハー内が±３％以内で
、モしてロット間が±７％以内である。
そして、平坦部とゲート電極の両側の側面につく厚みも
ほとんどかわらない。これに対して、ＣＶＤ５ ｉ Ｏ
，膜は側面につく厚みが薄くなりがちであり、しかも形
状が変形（サイドの上の方と下の方でつきがたが異なる
）した状態になる。
ほとんどかわらない。これに対して、ＣＶＤ５ ｉ Ｏ
，膜は側面につく厚みが薄くなりがちであり、しかも形
状が変形（サイドの上の方と下の方でつきがたが異なる
）した状態になる。
シリコン窒化膜は以上のように膜厚が均一なため、ゲー
ト電極の側面に形成されたサイドウオールの厚みが均一
になり、しいては、第一のＰ型及びＮ型拡散層の長さが
均一になり、トランジスターのシリーズ抵抗が均一とな
り、しかして、トランジスターの性能が均一となる。な
お微細化への対応にもよういである。
ト電極の側面に形成されたサイドウオールの厚みが均一
になり、しいては、第一のＰ型及びＮ型拡散層の長さが
均一になり、トランジスターのシリーズ抵抗が均一とな
り、しかして、トランジスターの性能が均一となる。な
お微細化への対応にもよういである。
又、ＣＶＤ５ ｉ○２膜にくらべ、シリコン窒化膜の方
がドライエツチングの加工性にすぐれ、下地の薄い酸化
膜で終用を検出できるので、より一層の均一化がはから
れる。
がドライエツチングの加工性にすぐれ、下地の薄い酸化
膜で終用を検出できるので、より一層の均一化がはから
れる。
又、ＣＶ Ｄ Ｓ ｉ ０２ Ｍ莫では、サイドウオー
ルとして厚い膜が薄い拡散層上に残って汚れを含みやす
く、チャージアップしやすく、トランジスターの性能を
劣化、又は変化させやすいが、本発明の方法ではシリコ
ン窒化膜のサイドウオール膜は、後でかんたんに除去さ
れてしまうので、そのような欠点はない。
ルとして厚い膜が薄い拡散層上に残って汚れを含みやす
く、チャージアップしやすく、トランジスターの性能を
劣化、又は変化させやすいが、本発明の方法ではシリコ
ン窒化膜のサイドウオール膜は、後でかんたんに除去さ
れてしまうので、そのような欠点はない。
第１図（ａ）〜第１図（ｄ）は本発明の方法による工程
順の断面略図である６ 第２図（ａ）〜第２図（ｄ）は従来の方法による工程順
の断面略図である。 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）憤１４（久
） 算ス口（鎧 算 スー １！ｌ （）Ｊ） ノｌ 纂 ｚ１七り （ｄ）
順の断面略図である６ 第２図（ａ）〜第２図（ｄ）は従来の方法による工程順
の断面略図である。 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）憤１４（久
） 算ス口（鎧 算 スー １！ｌ （）Ｊ） ノｌ 纂 ｚ１七り （ｄ）
Claims (1)
- 【特許請求の範囲】 半導体基板内にＰチャンネルＭＯＳトランジスターと
ＮチャンネルＭＯＳトランジスターとを、おのおの複数
個有する相補型ＭＯＳ半導体装置の製造方法において、 （ａ）半導体基板上にゲート絶縁膜をかいしてゲート電
極を形成する工程、 （ｂ）ゲート電極及びソース、ドレイン上に薄い絶縁膜
を形成する工程 （ｃ）該ＰチャンネルＭＯＳトランジスターの該ソース
、ドレインに第１のＰ型拡散層を形成する工程、 （ｄ）該ＮチャンネルＭＯＳトランジスターの該ソース
、ドレインに第１のＮ型拡散層を形成する工程、 （ｅ）該半導体基板上にシリコン窒化膜を形成する工程
、 （ｆ）異方性エッチングにより、該ゲート電極のサイド
に少なくとも１部を残すようにして、該シリコン窒化膜
をドライエッチングする工程、（ｈ）該ＰチャンネルＭ
ＯＳトランジスターの該ソース、ドレインに第２のＰ型
拡散層を形成する工程、 （ｉ）該ＮチャンネルＭＯＳトランジスターの該ソース
、ドレインに第２のＮ型拡散層を形成する工程、 （ｊ）該ゲート電極の両サイドに残る該シリコン窒化膜
を、等方性ドライエッチングか、又は熱リン酸液等でエ
ッチング除去する工程、 とを具備する事を特徴とする相補型ＭＯＳ半導体装置の
製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP90108029A JPH046870A (ja) | 1990-04-24 | 1990-04-24 | 相補型ｍｏｓ半導体装置の製造方法 |
| US08/104,274 US5399514A (en) | 1990-04-24 | 1993-08-09 | Method for manufacturing improved lightly doped diffusion (LDD) semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP90108029A JPH046870A (ja) | 1990-04-24 | 1990-04-24 | 相補型ｍｏｓ半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH046870A true JPH046870A (ja) | 1992-01-10 |
Family
ID=14474156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP90108029A Pending JPH046870A (ja) | 1990-04-24 | 1990-04-24 | 相補型ｍｏｓ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH046870A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6159809A (en) * | 1996-06-27 | 2000-12-12 | Nec Corporation | Method for manufacturing surface channel type P-channel MOS transistor while suppressing P-type impurity penetration |
-
1990
- 1990-04-24 JP JP90108029A patent/JPH046870A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6159809A (en) * | 1996-06-27 | 2000-12-12 | Nec Corporation | Method for manufacturing surface channel type P-channel MOS transistor while suppressing P-type impurity penetration |
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