JPH046869A - 相補型ｍｏｓ半導体装置の製造方法 - Google Patents
相補型ｍｏｓ半導体装置の製造方法Info
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- JPH046869A JPH046869A JP2108028A JP10802890A JPH046869A JP H046869 A JPH046869 A JP H046869A JP 2108028 A JP2108028 A JP 2108028A JP 10802890 A JP10802890 A JP 10802890A JP H046869 A JPH046869 A JP H046869A
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- polycrystalline silicon
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は相補型ＭＯＳ半導体装置の製造方法に関し、シ
リコンゲートの如き自己整合プロセスの、より改善され
た方法およびそれに基づく新基な構造を提供し、微細化
に対応する事を目的としている。
リコンゲートの如き自己整合プロセスの、より改善され
た方法およびそれに基づく新基な構造を提供し、微細化
に対応する事を目的としている。
ＶＬＳＩて使用されるＭＯＳトランジスターはそのゲー
ト巾か小さくなるに伴い、ドレインにかかる電圧か、ゲ
ート近はうて集中し、ゲート電極へのホットキャリヤー
の注入により、素子特性の劣化という問題に直面するよ
うになった。
ト巾か小さくなるに伴い、ドレインにかかる電圧か、ゲ
ート近はうて集中し、ゲート電極へのホットキャリヤー
の注入により、素子特性の劣化という問題に直面するよ
うになった。
１．２μｍ 〜１．３μｍプロセスからＬＤＤ（Ｌｉｇ
ｈｔ Ｄｏｐｅｄ Ｄｒａｉｎの略、以後ＬＤＤと
書く）構造のトランジスターが主流をしめるようになっ
た。その主な構造及び製造方法について説明する。
ｈｔ Ｄｏｐｅｄ Ｄｒａｉｎの略、以後ＬＤＤと
書く）構造のトランジスターが主流をしめるようになっ
た。その主な構造及び製造方法について説明する。
第２図（ａ）〜第２図（ｄ）に工程順の断面略図を示し
以下に従来技術について説明する。
以下に従来技術について説明する。
第２図（ａ）に示す如く、Ｎ型単結晶８１基板２１内に
ＮＷｅｊ１２２及びＰｗｅＮ、ｌ！２３を形成した後、
選択酸化法によってＬＯＣＯ５酸化膜２４を形成する。
ＮＷｅｊ１２２及びＰｗｅＮ、ｌ！２３を形成した後、
選択酸化法によってＬＯＣＯ５酸化膜２４を形成する。
ＬＯＧＯ３酸化膜２４の形成されている領域以外の領域
にゲート酸化膜２５を形成し、その上に多結晶シリコン
層を形成した後、Ｎ°拡散をおこないＮ”多結晶シリコ
ン層にする。
にゲート酸化膜２５を形成し、その上に多結晶シリコン
層を形成した後、Ｎ°拡散をおこないＮ”多結晶シリコ
ン層にする。
Ｎ１多結晶シリコンを選択エツチングし、ゲート電極２
６を形成する。その後、酸化性雰囲気の中でライト酸化
をおこない薄い酸化膜２７を形成する。
６を形成する。その後、酸化性雰囲気の中でライト酸化
をおこない薄い酸化膜２７を形成する。
第２図（ｂ）に示す如く、選択的にボロンのイオン打込
みをおこなう事によって、Ｐチャンネルトランジスター
のソース、ドレインの拡散層として、第１のＰ型拡散層
２８を形成する。その時の打込みエネルギーは２０Ｋｅ
ｖ−４０Ｋｅｖて、打込み濃度は５ Ｘ １０ ′２／
ｃｄ〜５ Ｘ １０ ”／ｄがのそましい。その後、選
択的にリンのイオン打込みをおこなう事によって、Ｎチ
ャンネルトランジスターのソース、ドレインの拡散層と
して、第１のＮ型拡散層２７を形成する。その時の打込
みエネルギーは３０Ｋｅｖ−６０Ｋｅｖで、打込み濃度
は５ Ｘ １０１２／ｃｄ〜５ Ｘ １０１３／ｃＪが
のそましい。
みをおこなう事によって、Ｐチャンネルトランジスター
のソース、ドレインの拡散層として、第１のＰ型拡散層
２８を形成する。その時の打込みエネルギーは２０Ｋｅ
ｖ−４０Ｋｅｖて、打込み濃度は５ Ｘ １０ ′２／
ｃｄ〜５ Ｘ １０ ”／ｄがのそましい。その後、選
択的にリンのイオン打込みをおこなう事によって、Ｎチ
ャンネルトランジスターのソース、ドレインの拡散層と
して、第１のＮ型拡散層２７を形成する。その時の打込
みエネルギーは３０Ｋｅｖ−６０Ｋｅｖで、打込み濃度
は５ Ｘ １０１２／ｃｄ〜５ Ｘ １０１３／ｃＪが
のそましい。
その後、酸化雰囲気中でライト酸化し、その上にＣＶＤ
５１０２膜３０を形成する。膜厚は２０００Ａ〜４００
０Ａの間である。
５１０２膜３０を形成する。膜厚は２０００Ａ〜４００
０Ａの間である。
第２図（ｃ）に示す如く、上から異方性エツチングによ
ってＣＶＤ５ｉ０２膜３０及び薄い酸化１１！２７をエ
ツチング除去することによって、ゲート電極の両側にサ
イドウオール膜３１を形成する。
ってＣＶＤ５ｉ０２膜３０及び薄い酸化１１！２７をエ
ツチング除去することによって、ゲート電極の両側にサ
イドウオール膜３１を形成する。
そして選択的にボロンのイオン打込みをおこなう事によ
って、Ｐチャンネルトランジスターのソス、ドレインの
拡散層として、第２のＰ型拡散層３２を形成する。その
時の打込みエネルギーは２０Ｋｅｖ〜６０Ｋｅｖで、打
込み濃度は１×１０”／ｃシ〜１×１０１６／Ｃ−がの
ぞましい。その後、選択的にヒ素のイオン打込みをおこ
なう事によって、Ｎチャンネルトランジスターのソース
、ドレインの拡散層として、第２のＮ型拡散層３３を形
成する。その時の打込みエネルギーは４０Ｋｅｖ〜８０
Ｋｅ ｖて、打込み濃度ハＩ Ｘ １０ ”／ｃｊ〜１
Ｘ １．０１６／ｃ−かのそましい。
って、Ｐチャンネルトランジスターのソス、ドレインの
拡散層として、第２のＰ型拡散層３２を形成する。その
時の打込みエネルギーは２０Ｋｅｖ〜６０Ｋｅｖで、打
込み濃度は１×１０”／ｃシ〜１×１０１６／Ｃ−がの
ぞましい。その後、選択的にヒ素のイオン打込みをおこ
なう事によって、Ｎチャンネルトランジスターのソース
、ドレインの拡散層として、第２のＮ型拡散層３３を形
成する。その時の打込みエネルギーは４０Ｋｅｖ〜８０
Ｋｅ ｖて、打込み濃度ハＩ Ｘ １０ ”／ｃｊ〜１
Ｘ １．０１６／ｃ−かのそましい。
第２図（ｄ）に示す如く、その上にＣＶＤ５ ｉ０２
ＭＢ２を形成し、拡散層のコンタクト部を選択的にエツ
チングしてコンタクトホールを形成する。その上にＡＬ
配線３５を形成する。
ＭＢ２を形成し、拡散層のコンタクト部を選択的にエツ
チングしてコンタクトホールを形成する。その上にＡＬ
配線３５を形成する。
上記のように、従来の方法によるとゲート電極の両側に
付けるサイドウオール膜のもとになるＣＶＤＳｉＯ２膜
は、減圧法、プラスマ形成法、常圧法と種々の形成法が
ある。との方法も、５′φウエハー、６′φウエハーの
全面に均一の膜厚て、又、ねらった膜厚を付けるのがむ
ずかしい。ねらった膜厚の±２０％程度、又、ウェハー
の全面上１５％程度のバラツキがあり、ウェハー内では
３０００人の膜厚に対して９００人のバラツキかあり、
ウェハー間では全体で１２００人のバラツキかある。
付けるサイドウオール膜のもとになるＣＶＤＳｉＯ２膜
は、減圧法、プラスマ形成法、常圧法と種々の形成法が
ある。との方法も、５′φウエハー、６′φウエハーの
全面に均一の膜厚て、又、ねらった膜厚を付けるのがむ
ずかしい。ねらった膜厚の±２０％程度、又、ウェハー
の全面上１５％程度のバラツキがあり、ウェハー内では
３０００人の膜厚に対して９００人のバラツキかあり、
ウェハー間では全体で１２００人のバラツキかある。
このように膜厚のバラツキが大きい事によって形成され
るサイドウオール膜の厚みのバラツキが大きい。この巾
が異なると、濃度を薄く拡散した第１のＰ型及びＮ型拡
散層の長さかバラツキ、これがシリーズに入っているト
ランジスターに、抵抗としてかんよして、トランジスタ
ーの性能のバラツキとなる。
るサイドウオール膜の厚みのバラツキが大きい。この巾
が異なると、濃度を薄く拡散した第１のＰ型及びＮ型拡
散層の長さかバラツキ、これがシリーズに入っているト
ランジスターに、抵抗としてかんよして、トランジスタ
ーの性能のバラツキとなる。
微細化か進み、ゲート電極長がさらに短かくなると、こ
のシリーズに入っている抵抗（第１のＰ型及びＮ型拡散
層の長さ）の大きさももちろん性能を悪くするが、バラ
ツキが大きくなって問題が生じ微細化には不適当である
。
のシリーズに入っている抵抗（第１のＰ型及びＮ型拡散
層の長さ）の大きさももちろん性能を悪くするが、バラ
ツキが大きくなって問題が生じ微細化には不適当である
。
本発明は、サイドウオール膜の厚みのバラツキをなくし
、第１のＰ型及びＮ型拡散層の拡散長のバラツキをなく
し、ウェハー内及びウェハー間のトランジスターの性能
の均一化をはかり、より微細化に対しょてきるようにし
たものである。
、第１のＰ型及びＮ型拡散層の拡散長のバラツキをなく
し、ウェハー内及びウェハー間のトランジスターの性能
の均一化をはかり、より微細化に対しょてきるようにし
たものである。
本発明の手段は、形成した時のウェハー間、ウェハー内
、及びバッチ間の膜厚のバラツキが少なく、しかも加工
上の均一性もすぐれている多結晶シリコン膜を用い、電
極の両側にもうけるサイドウオール膜として、第１のＰ
型及びＮ型拡散層の長さをコントロールして、ウェハー
内、ウェハー間・ハツチ間のトランジスターの性能の均
一化をはかると供に、微細化にも対応できるようにした
ものである。
、及びバッチ間の膜厚のバラツキが少なく、しかも加工
上の均一性もすぐれている多結晶シリコン膜を用い、電
極の両側にもうけるサイドウオール膜として、第１のＰ
型及びＮ型拡散層の長さをコントロールして、ウェハー
内、ウェハー間・ハツチ間のトランジスターの性能の均
一化をはかると供に、微細化にも対応できるようにした
ものである。
第１図（ａ）〜第１図（ｄ）に工程順の断面略図を示し
以下に本発明の方法について説明する。
以下に本発明の方法について説明する。
第１図（ａ）に示す如く、Ｎ型単結晶Ｓｉ基板１内にＮ
ｗｅｌ１２及びＰｗｅｌｌｉ１３を形成した後、選択酸
化法を用いてＬＯＧＯ６酸化膜４を形成する。
ｗｅｌ１２及びＰｗｅｌｌｉ１３を形成した後、選択酸
化法を用いてＬＯＧＯ６酸化膜４を形成する。
ＬＯＣＯＳ酸化膜４の形成されている領域以外の領域に
ゲート酸化膜５を形成し、その上に多結晶シリコン層を
形成した後、Ｎ“拡散をおこない、Ｎ゛多多結晶シフ３
２層する。Ｎ°多結晶シリコン層を選択エツチングし、
ゲート電極６を形成する。
ゲート酸化膜５を形成し、その上に多結晶シリコン層を
形成した後、Ｎ“拡散をおこない、Ｎ゛多多結晶シフ３
２層する。Ｎ°多結晶シリコン層を選択エツチングし、
ゲート電極６を形成する。
その後、酸化性雰囲気の中でライト酸化をおこない薄い
酸化膜７を形成する。
酸化膜７を形成する。
第１図（ｂ）に示す如く、選択的にボロンのイオン打込
みをおこなう事によって、Ｐチャンネルトランジスター
のソース、ドレインの拡散層として、第１のＰ型拡散層
８を形成する。その時の打込みエネルギーは２０Ｋｅｖ
〜４０Ｋｅｖて、打込み濃度は５ Ｘ １０１２／ｃ−
〜５ Ｘ １０１３／ｃ−がのぞましい。その後、選択
的にリンのイオン打込みをおこなう事によって、Ｎチャ
ンネルトランジスターのソース、ドレインの拡散層とし
て、第１のＮ型拡散層９を形成する。その時の打込みエ
ネルギーは３０Ｋｅｖ 〜６０Ｋｅｖて、打込み濃度は
５×１０１２／ｃｌ＃〜５×１０１３／ｃ−がのぞまし
い。
みをおこなう事によって、Ｐチャンネルトランジスター
のソース、ドレインの拡散層として、第１のＰ型拡散層
８を形成する。その時の打込みエネルギーは２０Ｋｅｖ
〜４０Ｋｅｖて、打込み濃度は５ Ｘ １０１２／ｃ−
〜５ Ｘ １０１３／ｃ−がのぞましい。その後、選択
的にリンのイオン打込みをおこなう事によって、Ｎチャ
ンネルトランジスターのソース、ドレインの拡散層とし
て、第１のＮ型拡散層９を形成する。その時の打込みエ
ネルギーは３０Ｋｅｖ 〜６０Ｋｅｖて、打込み濃度は
５×１０１２／ｃｌ＃〜５×１０１３／ｃ−がのぞまし
い。
その後、酸化雰囲気中でライト酸化し、その上に多結晶
シリコン膜１０を形成する。膜厚は１゜００Ａ〜４００
０Ａの間である。
シリコン膜１０を形成する。膜厚は１゜００Ａ〜４００
０Ａの間である。
第１図（ｃ）に示す如く、上から異方性エツチングによ
って多結晶シリコン膜１０をエツチング除去し、ゲート
電極の両側に多結晶シリコンのサイドウオール膜１１を
形成する。
って多結晶シリコン膜１０をエツチング除去し、ゲート
電極の両側に多結晶シリコンのサイドウオール膜１１を
形成する。
その後、選択的にボロンのイオン打込みをおこなう事に
よって、Ｐチャンネルトランジスターのソース、ドレイ
ンの拡散層として、第２のＰ型拡散層１２を形成する。
よって、Ｐチャンネルトランジスターのソース、ドレイ
ンの拡散層として、第２のＰ型拡散層１２を形成する。
その時の打込みエネルギーは２０Ｋｅｖ 〜６ＱＫｅｖ
で、打込み濃度は１×１０ ′５／ｃｄ 〜Ｉ Ｘ １
０１６／ｃｄかのそましい。
で、打込み濃度は１×１０ ′５／ｃｄ 〜Ｉ Ｘ １
０１６／ｃｄかのそましい。
その後、選択的にヒ素のイオン打込みをおこなう事によ
って、Ｎチャンネルトランジスターのソース、ドレイン
の拡散層として、第２のＮ型拡散層１３を形成する。そ
の時の打込みエネルギーは４０Ｋｅｖ 〜８０Ｋｅｖて
、打込み濃度は１×１０１５／ｃｄ〜Ｉ Ｘ １０１５
／ｃ−がのそましい。
って、Ｎチャンネルトランジスターのソース、ドレイン
の拡散層として、第２のＮ型拡散層１３を形成する。そ
の時の打込みエネルギーは４０Ｋｅｖ 〜８０Ｋｅｖて
、打込み濃度は１×１０１５／ｃｄ〜Ｉ Ｘ １０１５
／ｃ−がのそましい。
第１図（ｄ）に示す如く、等方性のドライエッチ法か、
硝弗酸液で、サイドウオール膜である多結晶シリコン膜
をエツチング除去する。そして、酸化性雰囲気でライト
酸化した後、ＰＳＧ膜１４を形成し、アニールした後、
コンタクト部分のＰＳＧ膜１４と薄い酸化膜７を一部エ
ッチング除去してコンタクトホールを形成する。その上
に、ＡＬ配線１５を形成する。
硝弗酸液で、サイドウオール膜である多結晶シリコン膜
をエツチング除去する。そして、酸化性雰囲気でライト
酸化した後、ＰＳＧ膜１４を形成し、アニールした後、
コンタクト部分のＰＳＧ膜１４と薄い酸化膜７を一部エ
ッチング除去してコンタクトホールを形成する。その上
に、ＡＬ配線１５を形成する。
本発明の方法によると、多結晶シリコン膜厚のバラツキ
はウェハー間か±５％以内で、ウェハー内が±３％以内
で、そしてロット間か±７％以内である。
はウェハー間か±５％以内で、ウェハー内が±３％以内
で、そしてロット間か±７％以内である。
そして、平坦部とゲート電極の両側の側面につく厚みも
ほとんどかわらない。これに対して、ＣＶＤＳｉＯ２膜
は側面につく厚みが薄くなりがちであり、しかも形状が
変形（サイドの上の方と下の方でつきがたが異なる）し
た状態になる。
ほとんどかわらない。これに対して、ＣＶＤＳｉＯ２膜
は側面につく厚みが薄くなりがちであり、しかも形状が
変形（サイドの上の方と下の方でつきがたが異なる）し
た状態になる。
多結晶シリコン膜は以上のように膜厚が均一なため、ゲ
ート電極の側面に形成されたサイドウオールの厚みが均
一になり、しいては、第一のＰ型及びＮ型拡散層の長さ
が均一になり、トランジスターのシリーズ抵抗が均一と
なり、しかして、トランジスターの性能が均一となる。
ート電極の側面に形成されたサイドウオールの厚みが均
一になり、しいては、第一のＰ型及びＮ型拡散層の長さ
が均一になり、トランジスターのシリーズ抵抗が均一と
なり、しかして、トランジスターの性能が均一となる。
なお微細化への対応にもよういである。
又、ＣＶ Ｄ Ｓ ｉ Ｏ２膜にくらべ、多結晶シリコ
ンの方がドライエツチングの加工性にすぐれ、下地の薄
い酸化膜で終点を検出てきるので、より一層の均一化が
はかれる。
ンの方がドライエツチングの加工性にすぐれ、下地の薄
い酸化膜で終点を検出てきるので、より一層の均一化が
はかれる。
又、ＣＶ Ｄ Ｓ ｉ Ｏ２膜ては、サイドウオールと
して厚い膜か薄い拡散層上に残って汚れを含みゃすく、
チャージアップしゃすく、トランジスターの性能を劣化
、又は変化させやすいが、本発明の方法で多結晶シリコ
ン膜のサイドウオール膜は、後で除去されてしまうので
、そのような欠点はない。
して厚い膜か薄い拡散層上に残って汚れを含みゃすく、
チャージアップしゃすく、トランジスターの性能を劣化
、又は変化させやすいが、本発明の方法で多結晶シリコ
ン膜のサイドウオール膜は、後で除去されてしまうので
、そのような欠点はない。
第１図（ａ）〜第１図（ｄ）は本発明の方法による工程
順の断面略図である。 第２図（ａ）〜第２図（ｄ）は従来の方法による工程順
の断面略図である。 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）＄ ｌ ｆ
ｔへフ １．１ｍ（α） 厚２圓ル） ４／ 箒２閣（ｄ）
順の断面略図である。 第２図（ａ）〜第２図（ｄ）は従来の方法による工程順
の断面略図である。 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）＄ ｌ ｆ
ｔへフ １．１ｍ（α） 厚２圓ル） ４／ 箒２閣（ｄ）
Claims (1)
- （１）半導体基板内にＰチャンネルＭＯＳトランジスタ
ーとＮチャンネルＭＯＳトランジスターを、おのおの複
数個有する相補型ＭＯＳ半導体装置の製造方法において
、 （ａ）半導体基板上にゲート絶縁膜をかいしてゲート電
極を形成する工程、 （ｂ）ゲート電極及びソース、ドレイン上に薄い絶縁膜
を形成する工程、 （ｃ）該ＰチャンネルＭＯＳトランジスターの該ソース
、ドレインに第１のＰ型拡散をおこなう工程、 （ｄ）該ＮチャンネルＭＯＳトランジスターの該ソース
、ドレインに第１のＮ型拡散をおこなう工程、 （ｅ）酸化雰囲気中で酸化をおこなう工程、 （ｆ）該半導体上に多結晶シリコン膜を形成する工程、 （ｇ）異方性エッチングにより、該ゲート電極のサイド
に少なくとも１部を残すようにして、多結晶シリコン膜
をエッチングする工程、 （ｈ）該ＰチャンネルＭＯＳトランジスターの該ソース
、ドレインに第２のＰ型拡散をおこなう工程、 （ｉ）該ＮチャンネルＭＯＳトランジスターの該ソース
、ドレインに第２のＮ型拡散をおこなう工程、 （ｊ）該ゲート電極のサイドに残る該多結晶シリコン膜
を、等方性エッチング、又は液体によるエッチングで除
去する工程 とを具備する事を特徴とする相補型ＭＯＳ半導体装置の
製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2108028A JPH046869A (ja) | 1990-04-24 | 1990-04-24 | 相補型ｍｏｓ半導体装置の製造方法 |
| US08/104,274 US5399514A (en) | 1990-04-24 | 1993-08-09 | Method for manufacturing improved lightly doped diffusion (LDD) semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2108028A JPH046869A (ja) | 1990-04-24 | 1990-04-24 | 相補型ｍｏｓ半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH046869A true JPH046869A (ja) | 1992-01-10 |
Family
ID=14474133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2108028A Pending JPH046869A (ja) | 1990-04-24 | 1990-04-24 | 相補型ｍｏｓ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH046869A (ja) |
-
1990
- 1990-04-24 JP JP2108028A patent/JPH046869A/ja active Pending
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