JPH03270068A - 集積回路の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 逢批旦１ 本発明は集積回路を製造する方法に関するものであって
、更に詳細には、共通の基板上にバイポーラトランジス
タと相補的電界効果トランジスタの両方を持った集積回
路を製造する方法に関するものである０本発明方法は、
特に、例えば高速スタティックランダムアクセスメモリ
等のような高性能製品を製造するのに適している。

藍米挟北 ＢｉＣＭＯ５集積回路を製造するための多数の方法が公
知である１例えば、Ｂａ５ｔａｎｉｅｔ　　ａｌ、著「
高速２５６ｋＳＲＡＭ用の進化した１ミクロンＢ　ｉ　
ＣＭＯ５技術（Ａｄｖａｎｃｅｄ　　Ｏｎｅ　　Ｎ１ｃ
ｒｏｎ　　ＢｉＣＭＯ３Ｔｅｃｈｎｏｌｏｇｙ　　ｆｏ
ｒ　　Ｈｉｇｈ　　５ｐｅｅｄ　　２５６ｋ　　ＳＲＡ
Ｍ５）Ｊ、１９８７年、ＶＬＳＩシンポジウム；　Ｗ　
ａ　ｔ　ａ　ｎ　ａ　ｂ　ｅｅｔ　　ａｌ、著「埋込み
双子ウェル構造を有する高速ＢｉＣＭＯ５ＶＬＳＩ技術
（Ｈｉｇｈ　　５ｐｅｅｄ　　ＢｉＣＭＯ３ＶＬＳＩ　
　Ｔｅｃｈｎｏｌｏｇｙ　　ｗｉｔｈ　　Ｂｕｒｉｅｄ
　　ＴｗｉｎＷｅｌｌ　　５ｔｒｕｃｔｕｒｅ）Ｊ、１
９８５年、Ｉ　ＥＤＭを参照すると良い、このような方
法は、典型的に、回路のバイポーラ又は電界効果部分の
何れかの製造のために最適化されている６のではない。

例えば、このような従来の方法においては、個々の装置
を互いに電気的に分離するために使用されるフィールド
酸化物によって大きなエンクローチメント即ち侵入が存
在している。この大きなフィールド酸化物エンクローチ
メントは不所望なちのである。なぜならば、それは装置
の密度を減少させ且つ完成した回路の性能を劣化させる
からである。更に密度が低いと、一定の数のトランジス
タを製造するために必要とされるチップ寸法は大きなも
のが必要とされることを意味している。より大きなチッ
プ寸法は歩留まりを減少させ、従って完成した製品のコ
ストを増加させる。

従来のＢｉＣＭＯ３方法の別の問題は、小さな形状のＭ
ＯＳトランジスタは、比較的厚いゲート酸化物及び比較
的深いソース／ドレイン接合を使用するために、パンチ
スルーを発生する傾向が存在していることである。更に
、典型的に、バイポーラ装置は高いコレクター基板容量
及び高い寄生容量を有している。このことは１回路動作
を不所望に遅滞化させる。

従来のＢ　ｉ　ＣＭＯ５方法の別の欠点は、浅い接合に
対する金属コンタクトが漏れを発生する傾向が存在して
いたということである。更に、このような従来のＢ　ｉ
　ＣＭＯ３方法は、比較的長い抵抗を必要とする技術を
使用して高抵抗のポリシリコン負荷抵抗を形成しており
、従ってその際にＢ１ＣＭＯＳプロセスを使用して形成
したメモリセルの密度を制限している。

従来のＢｉＣＭＯ５方法に関する別の困難性は、適切な
メタルステップのカバレッジを得るためにコンタクト開
口においてテーバした側壁を設けることの必要性である
。このテーパした側壁は、コンタクトのために必要とさ
れる表面積を不所望に拡張し、その際にレイアウト密度
を制限することとなる。レイアウト密度が減少されると
、上述した如き困難性が発生する。

更に別の欠点は、従来のＢ　ｉ　ＣＭＯＳプロセスにお
いては、比較的長い熱処理を使用するということである
。熱処理の時間が長いと、深い接合が形成され、それは
スケール即ち拡縮した装置と不適合なものとなる。

旦−碧 本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、高性能のＢ　ｉ　Ｃ
ＭＯ５回路を製造する方法を提供することを目的とする
。

豊−見 本発明の方法は前述した種々の困難性を解消している。

本発明の一実施例においては、従来のＢｉＣＭＯ５方法
と比較して密度即ち集積度を増加させ且つ性能を向上さ
せている０本発明のＢｉＣＭＯ５方法においては、エン
クローチメントがない技術を使用して電気的に分離した
フィールド酸化物を形成しており、更に実質的に平坦な
フィールド酸化物が得られ従って装置密度即ち集積度を
増加させることを可能としている。バイポーラ装置にお
けるコレクター基板容量は、コレクタ面積を減少させる
ことにより及び自己整合技術を使用してＮ及びＰ導電型
埋込み層を分離することにより減少させている。更に、
浅い接合、薄いゲート酸化膜及びより強くドープしたウ
ェル分布を使用することにより、パンチスルーを発生す
ることのない小型の形状のＭＯＳトランジスタを製造し
ている。バイポーラ装置における寄生領域は、自己整合
型ポリシリコンベース及びエミッタコンタクト及び凹設
型酸化物分離を使用することにより減少させている。自
己整合型多結晶シリコンコンタクトをＭＯＳトランジス
タに使用している。中間多結晶シリコン層を使用するこ
とにより浅い接合への金属コンタクトを除去している。

本発明方法の一実施例の利点の一つは、金属シフサイド
コンタクトを使用することにより短い多結晶シリコン負
荷抵抗を製造することを可能とすることである。更に、
適切なメタル（金属）ステップカバレッジ（段差被覆）
を得るために傾斜したコンタクト開口を設けることの必
要性は、ＣＶＤを使用して付着したタングステンプラグ
（充填物）を使用することにより除去されている。

好適実施例においては１本発明方法は、半導体基板内に
相補的導電型の埋込み層を製造する方法を包含している
。この方法は、基板の表面上にマスクを画定して第一導
電型不純物を所望する基板の領域のみを露出させるステ
ップを有している。

第一導電型不純物を基板の露出した領域内に導入する６
次いで、第一導電型の不純物でドープした領域の周辺部
に横方向に隣接したマスクの部分を除去し、その際に基
板の付加的な領域を露出させる。このステップに続いて
、基板の全ての露出した部分の上にマスキング物質層を
形成し、次いで元のマスクを除去する０次いで、第一不
純物と反対の導電型の第二不純物を、マスキング物質層
によって被着されている箇所以外において基板内に導入
する。周辺部の横方向に隣接した領域を除去するステッ
プは、反対導電型の埋込み層を離隔させ尚且つ自己整合
したちのとすることを可能とする。

本発明方法の別の部分においては、集積回路構成体上に
抵抗が形成される。本発明方法のこの側面においては、
多結晶シリコン層を構成体の表面上に付着形成し、抵抗
への電気的コンタクトが所望される箇所を除いて多結晶
シリコン上に二酸化シリコン層を形成する２次いで、二
酸化シリコンによって保護されている箇所を除いて、多
結晶シリコン上にシリサイド形成用金属を付着形成する
。最後に、このシリサイド形成用金属を多結晶シリコン
と反応させて金属シリサイドを形成する。勿論、シリサ
イドは、例えば局所的相互接続等のようなその他の機能
を達成するために回路上のその他の箇所において使用さ
れるので、二酸化シリコンシリサイド排除層が他の箇所
において形成される。

本発明方法の別の部分においては、一対の相補的バイポ
ーラトランジスタ及び一対の相補的電界効果トランジス
タを共通の処理ステップを使用して形成する。この方法
は、半導体基板内に第一及び第二埋込み層を形成するス
テップを有しておリ、該埋込み層の各々は基板の上表面
に隣接しており、且つ特定した導電型を有している０次
いで、該埋込み層の各々の上方で基板の上表面上にエピ
タキシャルシリコン層を付着形成する１本方法の後の方
において５多結晶シリコン層をエピタキシャルシリコン
層上に付着形成してＰチャンネル電界効果トランジスタ
のゲート及びＮチャンネル電界効果トランジスタのゲー
トを形成する。次いで、単一のステップにおいて、ＰＮ
Ｐバイポーラ装置のベース領域及びＮチャンネル電界効
果トランジスタの対応する導電型の低度のドーピングの
ドレイン領域をドーピングする。更に、単一のステップ
において、ＮＰＮバイポーラトランジスタのコレクタコ
ンタクト及びＮチャンネル電界効果トランジスタの対応
する導電型のソース及びトレインをドーピングする。最
後に、別の単一のステップにおいて、ＮＰＮバイポーラ
装置のベースコンタクト領域と、ＰＮＰバイポーラ装置
のコレクタコンタクトと、Ｐチャンネル電界効果トラン
ジスタの対応する導電型のソース及びドレインをドーピ
ングする。

Ｘ凰朋 以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。

第１図は公知の処理技術を使用して製造することの可能
な半導体構成体の断面を示している。第１図に示した構
成体は、本発明方法を説明するための出発点として考え
ることが可能である。第１図に示した如く、３０乃至５
０Ω・ａｍの固有抵抗を持った軽度にドーピングしたＰ
導電型シリコン基板の上に、応力緩和酸化物からなる薄
い層１２を形成する。二酸化シリコン層１２は、典型的
には、約２２５人の厚さであり、且つ上側に存在する層
の膨張乃至は収縮によって誘発される熱応力を緩和すべ
く公知の態様で作用する。酸化物１２の上表面上に、約
１５００人の厚さの窒化シリコン層１５をＣＶＤを使用
して付着形成する。最後に、第１図に示した如く、窒化
シリコン層１５の上表面上にフォトレジスト層１８を形
成する。

フォトレジスト１８は多数の供給者がら入手することの
可能な公知のフォトレジストとすることが可能である。

公知のマスキング技術を使用して、フォトレジスト１８
を露光し、且つ現像して、Ｐ型埋込み層を所望する箇所
１例えば領域１９゜２０．２１等のような領域がらフォ
トレジストを除去する。フォトレジスト１８を除去した
後に、公知のウェット又はドライプロセスを使用して窒
化シリコン層１５をエツチングする。基板を保護するた
めに、二酸化シリコン層１２をアタックすることのない
エッチャントを使用する。

最後に、第１図に示した如く、Ｐ導電型注入を行なって
、Ｐ導電型埋込み層を所望する基板１゜の領域内にＰ型
不純物を導入する。第１図にはこのような三つの領域！
９，２０．２１が図示されているが、領＠２０及び２１
の小さな部分のみが示されているに過ぎない、好適実施
例においては、９０ｋｅＶのエネルギレベルで８．０ｘ
１０”ドーズのボロン不純物を使用して埋込み層注入２
４を形成する。

次に、第２図に示した如く、基板からフォトレジストを
除去し、且つ公知の酸を使用して二酸化シリコン層１２
をエツチングする。このエッチャントは、窒化シリコン
層１８によって保護されていない領域において二酸化シ
リコン層を完全に除去する。更に、その等方性の性質の
ために、酸は窒化シリコン層１８の端部下側がら二酸化
シリコンをある程度エツチングする。その結果、窒化シ
リコン１８が二酸化シリコン１５に対してのオーバーハ
ング即ち突出部を形成する小さな領域２５が形成される
。好適実施例においてはこのオーバーハングは１２５ミ
クロンであることが望ましい。

第３図は、本発明方法の次の幾つかのステップを図示し
ている。図示した如く、半導体構成体を酸化して、窒化
シリコンによって保護されている基板の領域の間に埋込
み層マスキング酸化物２７の比較的厚い層を形成する。

勿論、本発明方法のこの部分の期間中に、これら窒化物
領域の下側に二酸化シリコン１５が残存する。好適実施
例においては、埋込み層マスキング酸化物は約５０００
人の厚さであり且つ酸化性雰囲気中において９５０℃の
温度で３時間本構成体を加熱することにより形成される
。しかしながら、理解すべきことであるが、この厚さは
、幾分任意的であり、且つこの埋込み層酸化物は、以下
に説明するＮ導電型注入ステップに耐えるのに充分な厚
さであることが必要であるに過ぎない。換言すると、よ
り低いエネルギの注入が使用される場合には、より薄い
酸化物層を形成することが可能であり、一方より高いエ
ネルギの注入を使用する場合には、より厚い酸化物層が
必要とされる。

埋込み層マスキング酸化物２７を形成した後に、窒化シ
リコンを基板表面がら除去し且つ別の注入ステップを実
施する。この注入ステップの期間中、好適には砒素であ
るＮ導電型不純物を基板内に導入して、以前に窒化シリ
コンによって保護されていた領域の下側にＮ型領域を形
成する。この砒素は、７５ｋｅＶのエネルギレベルにお
いて６．０ＸＩＯ”のドーズでイオン注入する０重要な
ことであるが、保護用の窒化物の下側の埋込み層マスキ
ング酸化物２７のエンクローチメントのために、熱いマ
スキング酸化物２７はＰ型埋込み層注入２４の周辺部を
多少超えて延長する。この離隔動作により、最終的製品
においては、Ｐ導電型ウェルがＮ導電型ウェルから分離
される。このウェルの分離は、第２図において窒化シリ
コンが酸化シリコンに対してオーバーハングする量を制
御することによって制御することが可能である。

本発明方法の次の幾つかのステップを第４図を参昭して
説明する。Ｎ型不純物を注入した後に２構成体を所定期
間加熱することにより埋込み層をアニールする。好適実
施例においては１本構成体を窒素雰囲気中において２０
分間の間１０００℃の温度へ加熱する。アニールプロセ
スの期間中、基板内のＮ及びＰ型不純物はそれらの初期
的に注入された位置から下方向及び外側方向へ拡散し、
大略第４図に図示した様相を持った埋込み層を形成する
。次いで、マスキング酸化物２７及び最初に形成した応
力緩和酸化物を公知の酸を使用して本構成体の表面から
剥離する。

次いで、公知の半導体製造技術を使用して１本構成体の
上表面上にエピタキシャルシリコン層３０を付着形成す
る。好適には、エピタキシャル層３０は、ジクロロシラ
ンから約１．３０ミクロンの厚さに付着形成する。勿論
、究極的に形成されるトランジスタに対して所望される
特性に依存して、より厚い又はより薄いエピタキシャル
層を形成することも可能である。

エピタキシャル層３０の上表面上に、上述したものの如
き熱処理を使用して、別の応力緩和酸化物層３１を形成
する。同様に、酸化物層３１の上表面上に別の窒化シリ
コン層３２を付着形成する。第４図に示していないが、
窒化シリコン層３２は、初期的にウェハの全表面に亘っ
て延在する。最終的に、窒化物３２の上表面上にフォト
レジスト、層３４を付着形成する。

再度公知のフォトリソグラフィ技術を使用して、Ｎウェ
ル２８が位置されるべき箇所においてフォトレジスト層
３４内に開口を画定する。これらの開口は、第２区にお
いてＰ型埋込み層を画定するために使用したマスクのネ
ガティブであるマスクを使用するか、又は第２図におけ
るのと同一のマスクを使用するが反対のタイプのフォト
レジストを使用することによって形成することが可能で
ある。上述したちのと同様の態様で、上側に存在するフ
ォトレジスト３４によって保護されていない窒化物を除
去し、且つ別のイオン注入ステップを行なう。このイオ
ン注入ステップにおいて、好適には、燐であるＮ型不純
物を注入して、エピタキシャル層３０の上表面に隣接し
てＮウェル注入領域３６を形成する。好適には、これら
の領域は、８０ｋｅＶ（７）１．ネルギで６．０ＸＩＯ
”の１・−ズを使用して注入する。この注入の後の本構
成体の様相を第４図に示しである。

エピタキシャル層３０内へのＮウェル注入に続いて、本
構成体を酸化性雰囲気中において３時間の間９５０℃の
温度へ加熱することによって酸化させる。このステップ
の期間中５窒化物３２が被着されている二酸化シリコン
層３１は基本的に影響を受けることはない。対照的に、
窒化物によって保護されていない酸化物は一層厚くなり
、その際に典型的には５０００人の程度の厚さを有する
ウェルマスキング酸化物領域３８を形成する。

次いで、窒化シリコン層３２の残存部分を本構成体から
除去し、且つＰウェル注入を行なう、このＰウェル注入
は、第５図に示した如く、Ｐウェル注入領域３９を形成
する。好適には、このＰウェル注入は、５０ｋｅＶのエ
ネルギで１．０×１ｏ１２のドーズでボロン不純物を使
用して行なう。このＰウェル注入３９に続いて、従来の
エツチング技術を使用して１本構成体の上表面から酸化
シリコンを剥離する。次いで、好適には熱酸化を使用し
て約２５０人の厚さの別の二酸化シリコンの薄い層４０
を形成する。

酸化物４０の上表面上に別の窒化シリコン層４１を付着
形成する。窒化物層４１は、上述した窒化物層とほぼ同
一な厚さである。最後に、窒化物４１の上表面上にフォ
トレジスト層４２を形成する。フォトレジスト４２は、
第６図に示した如く、マスクされ且つ現像される６本方
法のこの段階において、該フォトレジストは後に形成さ
れるべき回路の活性区域の全てを保護する。−例として
、第６図の左側部分には究極的にＣＭＯ５装置が形成さ
れ、−万石側部分にはバイポーラ装置が形成される。

フォトレジストを画定した後に、適宜のエッチャントを
使用して露出されている窒化シリコン４１、二酸化シリ
コン４０、及びエピタキシャル層３０の上部約３０００
人を除去する。この処理は、従来のウェット又はドライ
エツチングプロセス及び適宜の選択性エッチャントを使
用して実施することが可能である。所望の公差のために
、好適実施例においては、非等方性プロセスを使用する
。このエツチングに続いて、所望により、エピタキシャ
ルシリコン３０の露出部分を適宜の不純物で注入してフ
ィールド反転を防止することが可能である。究極的に、
この不純物は、バイポーラ装置をＣＭＯ５装置から分離
し且つ各装置を互いに分離するフィールド酸化物の下側
に配設される。フィールド注入がないと仮定して１本方
法におけるこの段階での構成体の様相を第６図に図示し
である。

次いで、フォトレジスト層４２を除去し、且つエピタキ
シャル層３０の露出した領域の全ての上に応力緩和酸化
物の薄い層を形成する。その厚さが比較的薄いために、
この応力緩和酸化物の層は第７図には示していない０次
いで１本構成体の全表面上に別の窒化シリコン層４４を
付着形成する。窒化シリコン４４の上表面上に、別の二
酸化シリコン層４６を形成するが、この場合には、好適
にはＣＶＤによって形成する。好適実施例においては、
酸化物層４６は約１２００人の厚さである。

酸化シリコン層４６を形成した後に、非等方的エツチン
グステップを行なって、エピタキシャル層３０からのシ
リコンが露出される迄、二酸化シリコン４６及び窒化シ
リコン４４（及び、その下側に存在する応力緩和酸化物
）を介してエツチングを行なう。この処理は基本的に非
等方性であるので、酸化物−窒化物一酸化物のサンドイ
ッチ構造が下側に存在する酸化物４０−窒化物４１のサ
ンドイッチ構造の端部を垂直方向にトラバース即ち横断
する箇所における本構成体の領域は完全にエツチングさ
れることはなく、その際にスペーサ領域を形成する。次
いで１本構成体を緩衝酸化物エッヂヤントへ露呈させる
。これにより、窒化シリコン４４のスペーサ領域の上部
から二酸化シリコンが除去される。換言すると１本方法
におけるこの段階でのスペーサ領域は、第８図に示した
如く、窒化シリコンのみから構成されている。

本方法の次の幾つかのステップを第９図を参照して説明
する。スペーサ酸化物を除去した後に、酸化性雰囲気中
において１０気圧の圧力で本構成体を加熱することによ
り本構成体全体をフィールド酸化ステップに露呈させて
、比較的厚いフィールド酸化物領域４８を形成する。好
適実施例においては、本構成体を１５分間の間１０００
℃の温度に加熱して、約７５００人の厚さのフィールド
酸化物領域を形成する。これらのフィールド酸化物領域
４８は、エピタキシャルシリコンを介して、下側に存在
するＰ及びＮ導電型埋込み層２４及び２８の夫々へ延在
している。このステップの期間中、エピタキシャル層内
の夫々のＰ及びＮ導電型ウェル領域３９及び３６は、エ
ピタキシャル層の残存部分を介して拡散し、エピタキシ
ャル層下側のＰ及びＮ型埋込み層とコンタクト即ち接触
する。これらのウェルの究極的な形態を第９図に示しで
ある。窒化物を除去した後に、下側に存在する応力緩和
酸化物を除去し、且つ犠牲酸化を行なう（不図示）。

犠牲酸化ステップにおいて、酸化性雰囲気中において本
構成体を加熱することにより本構成体の表面上に二酸化
シリコン層を形成し、約４００人の厚さの層を形成する
。この犠牲酸化は、非常にクリーンなゲート酸化物を確
保することに貢献する。次いで、本構成体全体に亘リボ
ロンを注入することによって■ア調節を行なう、好適実
施例においては、３０ｋｅＶのエネルギにおいて約３．
０ＸＩＯ”のドーズを使用する。この注入の作用は、後
に形成すべき電界効果トランジスタのスレッシュホール
ド電圧を調整することである。

最後に、エッチャントを使用して、本構成体から犠牲酸
化物を剥離する。

犠牲酸化物を除去した後に、本構成体の上表面を再度酸
化し、この場合には、電界効果トランジスタ用の薄いゲ
ート酸化物を形成する。好適実施例においては、このゲ
ート酸化物は約１５０人の厚さである。このゲート酸化
物の厚さが薄いので、それは第９図には示していない、
このゲート酸化物の上表面上に、多結晶シリコン層５０
を形成してＭＯＳトランジスタのゲートを与える。好適
実施例においては、ＣＶＤを使用してポリシリコン５０
を付着形成し、約３２５０人の厚さとするにのポリシリ
コンを付着形成した後に、それを適宜の不純物でドーピ
ングして導電性とさせる。好適実施例においては、燐を
使用して層５０の固有抵抗を約３０Ω／口へ減少させる
０次いで、ポリシリコン５０をマスクし且つエツチング
して、第９図に示した如く、ゲートを画定する。

薄い酸化物層（不図示）を形成した後に、例えば、フォ
トレジストを使用して、本構成体の上表面上にマスクを
画定する。このマスクは、Ｎチャンネル電界効果トラン
ジスタ及びＰＮＰ活性ベース領域をＰウェル３９内に形
成すべき箇所を除いて、本構成体の全てを保護する。Ｐ
ウェル３９を囲繞するフィールド酸化物領域４８の幅は
、充分なマスキング公差を与えており、その際にこのマ
スクの臨界的整合に対する必要性を除去している。次い
で、Ｎ導電型不純物のイオン注入を行なって、軽度にド
ープしたドレイン構成部４９ａ及びＰＮＰバイポーラト
ランジスタ４９ｂのベース領域をドーピングする。好適
実施例においては、この注入は、２０ｋｅＶのエネルギ
及び３．０Ｘ１０”のドーズで燐を不純物として導入す
る。

注入の後に、本構成体の全表面に亘って高ｉＨＣＶＤス
ペーサ酸化物を付着形成する。好適実施例においては、
このスペーサ酸化物は１８００＾の厚さに付着形成し、
次いで反応性イオンエツチング乃至はその他の非等方性
エツチング処理を行なって、ポリシリコン電極５０に隣
接してスペーサ領域５２を画定する１次いで、本構成体
を「スクリーン」酸化ステップ（不図示）で薄く酸化し
、ソース／トレインイオン注入期間中におけるドーパン
トのチャンネリングを禁止し且つ結晶損傷を減少する。

スクリーン酸化物を形成した後に、Ｎ＋ソース−ドレイ
ンマスクを画定して、Ｐウェル３９を露出させると共に
ＮＰＮバイポーラトランジスタのコレクタコンタクトを
形成すべき箇所のＮウェルの一部３６ａを露出させる６
次いで、好適には砒素であるＮ型不純物を本構成体内に
イオン注入し、Ｎ型ソース及びドレイン領域５５ａ及び
コレクタコンタクト５５ｂを形成する。ＰＮＰバイポー
ラトランジスタのベースコンタクト領域５５ｃにのステ
ップで形成することが可能である。

次いで、そのマスクを除去し、且つＮウェル３６ｂが形
成されている箇所を除いて本構成体の全てに亘って別の
マスク（不図示）を形成する。

（これは、ＮＰＮバイポーラトランジスタの活性部分が
形成される領域である。）好適にはＢ　Ｐ　２（２弗化
ボロン）であるＰ型不純物を、好適には３５ｋｅＶのエ
ネルギで４．０Ｘ１０”のドーズを使用してＮウェル３
６ｂの上表面内へ導入すル、ソの結果、Ｎウェル３６ｂ
によってＮ型埋込み層２８から分離された軽度にドープ
されたＰ型ベース領域５８が形成される０本方法におけ
るこの段階において、本構成体は第１０図に示した如き
様相を有している ＮＰＮベース領域５８を注入した後に、本構成体を再度
フォトレジストでマスクして、電界効果トランジスタが
所望されるＮウェル３６の領域のミラ露出させ、ＮＰＮ
ベースコンタクトが所望されるＮウェル３６ｂの部分を
露出させ、且つＰＮＰパイボーラコレククコンタクトが
形成されるＰウェル３９ｂの部分を露出させる０次いで
、これらの領域において、Ｐ導電型ドーパントを基板内
に注入する。好適実施例においては、ＢＦ＊’（２弗化
ボロン）不純物を、５０ｋｅＶのエネルギレベルで１．
０Ｘ１０１Ｓのドーズを使用して注入を行なう、その結
果得られるＰ型ソース−ドレイン領域６０ａを第１１図
に示しである。第１１図には、更に、Ｐ型ＮＰＮベース
コンタクト６０ｂ及びＰＮＰコレクタコンタクト６０Ｃ
６示しである。この注入の後に、迅速熱アニールステッ
プを行なって、本構成体を１０秒の間１０５０℃の温度
へ加熱する。このステップの期間中、顕著なドパントの
再分布が発生することなしに、ドーパントの活性化を達
成することが可能である。

次いで、本構成体を高温ＣＶＤステップに露呈させて、
ポリシリコン間の二酸化シリコン層６４を形成する。こ
のポリシリコンの間の酸化物は、電界効果トランジスタ
のゲートに使用する第一ボノシリコン層を、ソース、ド
レイン及び集積回銘のその他の構成要素を接続するため
に使用される上側に存在するポリシリコン層から電気的
に分離させる。このポリシリコンの間の酸化物６４を形
成した後に、且つ従来のフォトリングラフィ技術を使用
して、コンタクトマスクを使用し、第二ボＪシリコン層
が基板とコンタクトする本構成体の表面上にこれらの領
域を画定する。第１１図において、開口は、Ｐ型ソース
及びドレイン領域６０ａ、Ｎ型ソース及びドレイン領域
５５ａ、コレツクコンタクト５５ｂ、ＮＰＮベース５８
，６０ｂの上方に示されている。更に、第１１図には、
ＰＮＰコレクタコンタクト６０ｃ及びＰＮＰベース４９
ｂ、５５ｃに対する開口ら示されている。領域４９ｂの
一部はＰＮＰエミッタとなり、一方領域５５ｃはＰＮＰ
ベースに対するコンタクトである。

コンタクト開口を形成した後に、本構成体の全表面に亘
って第二ポリシリコン層を付着形成する。好適実施例に
おいては、ＣＶＤを使用して約２０００人の厚さの層を
付着形成する。このポリシリコンを付着形成した後に、
イオン注入を行なって、爾後に形成すべき抵抗の電気的
特性を調整する。このステップの期間中全ポリシリコン
表面がイオン注入され、抵抗領域の正確な位置は爾後の
エツチングステップによって画定される。勿論、正確な
ドーズ及びエネルギレベルは、形成すべき抵抗の所望の
抵抗値に依存する。しかしながら、好適実施例において
は、５０ｋｅＶのエネルギレベルで９．０ＸＩＯ”のド
ーズを使用した砒素を不純物としてイオン注入する。ポ
リシリコン内に導入される不純物が多ければ多い程、抵
抗値は一層低くなる。

ポリシリコン６６内の抵抗領域にイオン注入を行なった
後に、別のマスクを形成して抵抗領域を保護し且つＮ導
電型不純物で強くドーピングされるべきポリシリコンの
領域を露出させる。このドーピングは、好適実施例にお
いては、ポリシリコン６６が充分な砒素不純物でドーピ
ングされてそのシート抵抗が３００Ω／口へ低下される
ように行なわれる。

次いで、本構成体上に別のマスクを形成して、抵抗領域
及び既にドーピングされているポリシリコンの領域を保
護し、且つＰ導電型不純物で強くドーピングされるべき
領域を露出させる。これらの領域はＢＦ２”（２弗化ボ
ロン）でドーピングされ、それらのシート抵抗を９００
Ω／ロヘ低下さゼる。第１２図に示した如く、第二ポリ
シリコン層の領域６６ａはＰ型不純物で強くドーピング
されており、一方領域６６　ｂ　Ｉ′ｉＮ型不純物でド
ーピングされている。このマスキング及びドーピング操
作は１例えばＰ及びＮ型ポリシリコンの間の接合６８の
ようなＰＮ接合を形成することが可能である。不所望の
これらの接合は、後の処理操作において「短絡コされる
。構成体のその他の領域６６ｃにおいては、ポリシリコ
ンは強くドーピングされることはなく、従ってポリシリ
コン付着直後に行なわれたマスクなしのイオン注入によ
って決定される電気的特性を維持する。これにより高い
値の抵抗が与えられる。

ポリシリコンのドーピングに続いて、別のフォトリング
ラフィマスキング及びエツチングステップを行なう。こ
の操作期間中、ポリシリコンは、コンタクト、抵抗及び
相互接続線が所望される箇所以外の集積回路の表面から
除去される。不所望のポリシリコンを除去した後に、残
存する領域は本構成体を１５分間の間９００℃へ加熱す
ることによってアニールされる。このアニールステップ
の期間中、ポリシリコン中の不純物が外方へ拡散し且つ
下側に存在する構成体内へ拡散して、第二ポリシリコン
層とエビクキシャル層内の活性領域との間に良好なコン
タクトを確保する。又、この処理期間中に、不純物がエ
ミッタコンタクト６６ｄ、６６ｅからベース領域５８．
４９ｂ内に移動して、ＮＰＮ及びＰＮＰバイポーラ装置
の夫々のエミッタを形成する０本方法におけるこの段階
においての本構成体の様相を第１２図に示しである。

次いで、シリコンと反応してシリサイドを形成する金属
の層を本構成体の表面上にスパッタ形成する。好適実施
例においては、チタンを使用するが、例えばタングステ
ン、プラチナ又はコバルト等のようなその他のシリサイ
ド形成用の耐火性金属を使用することも可能である１次
いで、本構成体の表面上に別のマスクを形成し、金属シ
リサイドを所望しない表面の領域を露出させる０次いで
、その際に露出されるチタン層の部分を、例えば、水酸
化アンモニウム及び過酸化水素の混合物からなるエッチ
ャントを使用してエツチングする１次いで、本構成体を
加熱して、チタンをその下側に存在するポリシリコンと
反応させ、チタンシリサイドを形成する。次いで、水酸
化アンモニウムと過酸化水素の混合物を使用して、本構
成体から残存するチタンを除去する。本構成体を再度加
軌して、全てのチタンがチタンシリサイドへ完全に変換
されることを確保する。第１３図に示した如く、チタン
シリサイドは、大略、ポリシリコンの上側に存在してい
る１例えば、チタンシリサイドの領域７０ａは、Ｐチャ
ンネルＦＥＴへの低抵抗コンタクトを確保する。ポリシ
リコン領域６６ａ及び６６ｂの上側に存在するシリサイ
ド７０ｂは、これら二つの領域を一体的に短絡させ、そ
の際にＰチャンネル及びＮチャンネル装置の間に低抵抗
コンタクトを与える。シリサイド領域７０Ｃ及び７０ｄ
は、ＮＰＮバイポーラ装置のコレクタとＮチャンネルＦ
ＥＴとの間に延在する低い値の抵抗の両端へのコンタク
トを与えている。最後に、シリサイド領域７０ｅは、軽
度にドープしたポリシリコン６６ｃへの低抵抗のコンタ
クトを与えている。このポリシリコンは、スタティック
メモリセルを形成するのに有用な高い値の抵抗を与えて
いる。

次いで、ＣＶＤにより本構成体上に燐をドープしたガラ
スを付着形成する。付着形成した後に。

液状の高分子ガラスを本構成体の表面上にスピン形成し
且つベーキングを行なって層７３を平坦化させる。この
ガラスは、蒸気雰囲気中において熱処理によって硬化さ
れる。好適実施例においては、本構成体を３０分間の間
８００”Ｃへ加熱する。

この硬化ステップに続いて、別のフォトリソグラフィ操
作を行なって、ガラス７３の下側のチタンシリサイド層
へのコンタクト開口を画定する。

不所望のガラスは２非等方性プラズマ酸化物エッチを使
用して除去し、その結果得られる構成体は第１３図に示
しである。

次いで、ＣＶＤを使用して、タングステン又はその他の
適宜の金属を本構成体上に付着形成し、ガラス７３内の
開口内にプラグ即ち充填物７５を形成する。付着条件を
制御することにより、該タングステンはこの開口内にの
み付着形成される。

別の実施例においては、約２００＾の厚さのＴｉＷから
なる薄い金属層を最初にスパッタ形成する１次いで、全
表面に亘ってタングステンをＣＶＤによって付着形成さ
せる。この付着の適合的性質のために、コンタクト開口
はタングステン金属で完全に充填される。付着に続いて
、該タングステンを、平坦化した酸化物の上にタングス
テンが残存しなくなるまで、プラズマエツチングを使用
して非等方的にエッチバックを行なう、プラズマエッチ
の非等方的性質のために、金属からなるプラグ即ち充填
物はコンタクト開口内に残存する。

該プラグを形成した後に、好適にはアルミニウム／シリ
コン／銅合金からなる金属７８の第−層をガラス７３の
上表面上にスパッタ形成する。従来のフォトリンゲラフ
ィブロセスを使用してマスクし且つ金属の不所望の領域
を除去すると、第１４図に示した如き構成が得られる。

次いで１本構成体の上に低温ＣＶＤ酸化物の層を付着形
成する。この場合ら、液状高分子ガラスをスピン形成し
且つ硬化させて表面を平坦化させる０次いで、それをプ
ラズマ酸化物エッチを使用してエッチバックし更に平坦
化させる。最後に、別の低温酸化物の層をその上表面上
に付着形成させて、第一金属層を第二金属層から電気的
に分離する最終的な金属間酸化物を形成する。従来のフ
ォトリングラフィ技術を使用して、酸化物層８０をマス
クし且つエツチングを行なって、メタル層へのコンタク
トが所望される箇所に開口を画定する。第一金属層への
コンタクトが所望される箇所において、例えばプラグ８
３等のようなプラグを形成するために上述したものと同
一の態様でこれらの開口内にタングステンを付着形成す
る。

次いで、酸化物層８０の上表面上にプラグ８３と接触す
る第二金属層８６を付着形成する。好適実施例において
は、この金属層はアルミニウム／銅合金を有している。

この場合に６、フォトリソグラフィマスキング及びエツ
チングステップを行なって、所望の領域に該金属を形成
すると共に金属位置の選択した領域と相互接続する。金
属８６を画定した後に、本構成体に対して従来技術を使
用してパッシベーションを行なう。

上述した如く、本発明方法は、従来のＢｉＣＭＯ８方法
と比較して顕著な効果を与えている。フィールド酸化物
領域が形成される技術は、基本的にエンクローチメント
のない高度に平坦な表面を与えることにより、集積回路
の密度を増加させることを可能としている。ＮＰＮバイ
ポーラトラバースのコレクター基板容量は、コレクク面
積を減少させ且つＮ型埋込みコレクタコンタクトを近く
のＰ壁埋込み層から分離させることによって減少されて
いる。

本発明方法は、従来のＢ１ＣＭＯＳ方法と比較して、バ
ンチスルーに対する耐久性が改善された電界効果トラン
ジスタを形成することが可能であるという効果を与えて
いる。金属コンタクト層の上側に存在するガラス内に垂
直のコンタクト開口を使用することにより、従来方法と
比較して集積度を増加することが可能な態様でタングス
テンプラグを形成することを可能としている。

以上１本発明の具体的実施の態様について詳細に説明し
たが、本発明は、これら具体例にのみ限定されるべき６
のではなく１本発明の技術的範囲を逸脱することなしに
種々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図はＰ壁埋込み層の注入した後の半導体構成体を示
した概略断面図、第２図はシリコン窒化層下ｆｆ１１＋
の二酸化シリコン層を等方的にエツチングした後の半導
体構成体を示した概略断面図、第３図は埋込み層のアニ
ーリングで行なった後の半導体構成体の概略断面図、第
４図はエピタキシャル層内のＮ型ウェルのイオン注入を
行なった後の半導体構成体の概略断面図、第５図はエピ
タキシャル層内のＰ型ウェルのイオン注入を行なった後
の半導体構成体の概略断面図５第６図はフィールド酸化
物が所望される構成体の領域を画定した後の半導体構成
体の概略断面図、第７図は二酸化シリコン層を付着形成
した後の半導体構成体の概略断面図、第８図はスペーサ
領域の酸化物部分を除去するためにエツチングを行なっ
た後の半導体構成体の概略断面図２第９図は第一ポリシ
リコン層を酸化した後の半導体構成体の概略断面図、第
１Ｏ図はバイポーラトランジスタのベースをイオン注入
した後の半導体構成体の概略断面図、第１１図はポリシ
リコンの間の酸化物をエツチングした後の半導体構成体
の概略断面図、第１２図は第二ポリシリコン層をアニー
リングした後の半導体構成体の概略断面図、第１３図は
金属シリサイドへのコンタクト開口をエツチング形成し
た後の半導体構成体の概略断面図、第１４図は完成した
状態の半導体構成体の概略断面図、である。 （符号の説明） １２；応力緩和酸化物層 １５：窒化シリコン層 １８：フォトレジスト層 ６０ｂ　　・ ６０ｃ　　： 　４ ６６　： ８ ７０　ニ ア　３　ニ ア　５　ニ ア８　： 　０ ８３　： ８６　： Ｐ型ＮＰＮベースコンタクト ＰＮＰコレクタコンタクト ポリシリコン間二酸化シリコン層 ポリシリコン層 接合 シリサイド領域 燐ドープガラス層 プラグ 第一金属層 酸化物層 プラグ 第二金属層 ２４　： ２７　： ３０　： １ ３２　： ３８　： 　９ ４０　： １ ４２　： ４４　： ４６　： ４８　： ５０　： ５２　： ５５ａ　　・ ５５　ｂ　： ５ｃ ５８　： ６０ａ： 埋込み層注入 埋込み層マスキング酸化物層 エピタキシャル層 二酸化シリコン層 窒化シリコン層 ウェルマスキング酸化物領域 Ｐウェル注入領域 二酸化シリコン層 窒化シリコン層 フォトレジスト層 窒化シリコン層 二酸化シリコン層 フィールド酸化物領域 ポリシリコン層 スペーサ領域 Ｎ型ソース及びドレイン領域 コレクタコンタクト ベースコンタクト領域 Ｐ型ベース領域 Ｐ型ソース−ドレイン領域 １、事件の表示 平成２年 特 許 願 第２４７６１８号 ２、発明の名称 高性能ＢｉＣＭＯ８＠路の製造方法 ３、補正をする者 事件との関係

Claims (1)

1. 【特許請求の範囲】 １、表面を持った半導体基板内に相補的導電型埋込み層
   を製造する方法において、前記基板の前記表面上にマス
   クを形成して第一導電型不純物を所望する前記基板の領
   域のみを露出させ、尚このような各領域は周辺部を持っ
   ており、前記基板の露出された領域内に第一導電型不純
   物を導入し、第一導電型不純物でドープした前記領域の
   周辺部に隣接する前記マスクの部分を除去しその際に前
   記基板の付加的な領域を露出させ、前記基板の全ての露
   出した部分の上にマスキング物質層を形成し、前記第一
   マスクを除去し、前記マスキング物質層が被着されてい
   る箇所を除いて前記基板内へ前記第一不純物と反対導電
   型の第二導電型不純物を導入する、上記各ステップを有
   することを特徴とする方法。 ２、特許請求の範囲第１項において、前記マスクを形成
   するステップが、二酸化シリコン領域によって前記半導
   体基板から分離されている窒化シリコン領域を形成する
   ことを包含しており、且つ前記マスクの一部を除去する
   ステップが、前記窒化シリコンの周辺部において前記窒
   化シリコン下側から前記二酸化シリコンを横方向にエッ
   チングすることを包含していることを特徴とする方法。 ３、特許請求の範囲第２項において、前記マスキング物
   質層を形成するステップが前記基板を酸化することを包
   含していることを特徴とする方法。 ４、特許請求の範囲第３項おいて、前記マスクを除去す
   るステップが前記窒化シリコン領域をエッチングするこ
   とを包含していることを特徴とする方法。 ５、特許請求の範囲第４項において、前記第一導電型不
   純物を導入するステップが、前記第一導電型不純物をイ
   オン注入することを包含していることを特徴とする方法
   。 ６．特許請求の範囲第１項において、前記相補的導電型
   埋込み層が前記基板内において離隔されていることを特
   徴とする方法。 ７、特許請求の範囲第１項において、前記基板上にエピ
   タキシャルシリコン層を形成するステップを有すること
   を特徴とする方法。 ８、特許請求の範囲第７項において、前記エピタキシャ
   ル層をマスクして第一導電型領域でドープされるべき領
   域を画定するステップを有しており、前記領域は第一導
   電型不純物を含有する基板領域に対応していることを特
   徴とする方法。 ９、特許請求の範囲第８項において、第一導電型不純物
   へドープされるべきエピタキシャルシリコンの領域が第
   一導電型不純物でドープされた基板の領域に対応してい
   ることを特徴とする方法。 １０、特許請求の範囲第９項において、マスキングを行
   ない且つ前記基板の対応する領域に対応する領域におい
   て第二導電型不純物でエピタキシャル層をドーピングす
   るステップを有することを特徴とする方法。 １１、特許請求の範囲第１０項において、前記エピタキ
   シャル層を非等方的にエッチングしてフィールド分離を
   所望する位置を画定するステップを有することを特徴と
   する方法。 １２、特許請求の範囲第１１項において、第一及び第二
   導電型不純物で注入したエピタキシャルシリコンの領域
   の側部上にスペーサ物質の領域を形成するステップを有
   することを特徴とする方法。 １３、特許請求の範囲第１２項において、前記エピタキ
   シャルシリコンの露出部分を酸化してフィールド分離領
   域を形成するステップを有することを特徴とする方法。 １４、表面を持った半導体基板内に相補的導電型埋込み
   層を製造する方法において、前記基板の前記表面上に二
   酸化シリコン及び窒化シリコンのマスクを画定して第一
   導電型不純物を所望する基板の領域を露出させ、前記基
   板の前記露出領域内に第一導電型不純物を導入し、第一
   導電型不純物でドープした前記領域の周辺部に隣接する
   前記窒化シリコン下側の二酸化シリコンの一部を除去し
   て前記基板の付加的な領域を露出させ、前記基板を酸化
   して前記基板の全ての露出部分の上に厚い二酸化シリコ
   ン層を形成し、残存する窒化シリコンの全てを除去し、
   前記基板が前記厚い二酸化シリコン層で被着されている
   箇所を除いて前記基板内に前記第一不純物と反対の導電
   型の第二導電型不純物を導入する、上記各ステップを有
   することを特徴とする方法。 １５、集積回路構成体上に抵抗を製造する方法において
   、前記構成体の表面上に多結晶シリコン層を付着形成し
   、電気的コンタクトを所望する箇所を除いて前記多結晶
   シリコンの全ての上に二酸化シリコン層を形成し、前記
   二酸化シリコンによって保護されている箇所を除いて前
   記多結晶シリコンの表面上にシリサイド形成用金属を付
   着形成し、前記シリサイド形成用金属を前記多結晶シリ
   コンと反応させて金属シリサイドを形成する、上記各ス
   テップを有することを特徴とする方法。 １６、特許請求の範囲第１５項において、前記多結晶シ
   リコン層を付着形成するステップが、不純物でドープさ
   れていない多結晶シリコン層を付着形成することを包含
   していることを特徴とする方法。 １７、特許請求の範囲第１６項において、前記シリサイ
   ド形成用金属がチタンを有することを特徴とする方法。 １８、特許請求の範囲第１５項において、前記構成体を
   エッチングして抵抗を画定するステップを有することを
   特徴とする方法。 １９、特許請求の範囲第１５項において、前記多結晶シ
   リコン層の選択した部分をドーピングするステップを有
   することを特徴とする方法。 ２０、集積回路構成体上に抵抗を製造する方法において
   、前記構成体の表面上に多結晶シリコン層を付着形成し
   、前記多結晶シリコンの表面上にシリサイド形成用金属
   を付着形成し、マスクを画定すると共に電気的コンタク
   トを所望する箇所を除いて前記シリサイド形成用金属の
   一部を除去し、前記シリサイド形成用金属を前記多結晶
   シリコンと反応させて金属シリサイドを形成する、上記
   各ステップを有することを特徴とする方法。 ２１、一対の相補的バイポーラトランジスタ及び一対の
   相補的電界効果トランジスタを製造する方法において、
   半導体基板内に第一及び第二埋込み層を形成し、前記埋
   込み層の各々は前記基板の上表面に隣接して形成され且
   つ特定した導電型を付与しており、前記埋込み層の各々
   の上方で前記基板の上表面上にエピタキシャルシリコン
   層を付着形成し、前記エピタキシャルシリコン上に多結
   晶シリコン層を付着形成してＰチャンネル電界効果トラ
   ンジスタの少なくとも一個のゲート及びＮチャンネル電
   界効果トランジスタの少なくとも一個のゲートを形成し
   、単一ステップにおいてＰＮＰバイポーラ装置の活性ベ
   ース領域及びＮチャンネル電界効果トランジスタの軽度
   にドープしたドレイン領域をドーピングし、別の単一ス
   テップにおいてバイポーラ装置の一つのベースコンタク
   ト領域と相補的バイポーラ装置のコレクタコンタクト領
   域と電界効果トランジスタの一方の対応する導電型のソ
   ース及びドレインをドーピングし、別の単一ステップに
   おいてバイポーラトランジスタの一方のコレクタコンタ
   クトと相補的バイポーラトランジスタのベースコンタク
   トと電界効果トランジスタの一方の対応する導電型のソ
   ース及びドレインとをドーピングする、上記各ステップ
   を有することを特徴とする方法。 ２２、特許請求の範囲第２１項において、前記第一及び
   第二埋込み層を形成するステップが、前記基板の表面上
   にマスクを画定して第一導電型不純物が所望される前記
   基板の領域のみを露出させ、尚このような各領域は周辺
   部を有しており、前記基板の露出領域内に第一導電型不
   純物を導入し、第一導電型不純物でドーピングした領域
   の周辺部に隣接したマスクの部分を除去して前記基板の
   付加的な領域を露出させ、前記基板の全ての露出した部
   分の上にマスキング物質層を形成し、前記マスクを除去
   し、前記マスキング物質層が被着されている箇所を除い
   て前記基板内に前記第一不純物と反対導電型の第二導電
   型不純物を導入する、上記各ステップを有することを特
   徴とする方法。 ２３、特許請求の範囲第２２項において、前記マスクを
   画定するステップが、二酸化シリコン領域によって前記
   半導体基板から分離された窒化シリコン領域を形成する
   ことを包含しており、且つ前記マスクの一部を除去する
   ステップが、前記窒化シリコンの周辺部において前記窒
   化シリコン下側から前記二酸化シリコンを横方向にエッ
   チングすることを包含していることを特徴とする方法。 ２４、特許請求の範囲第２３項において、前記マスキン
   グ物質層を形成するステップが前記基板を酸化すること
   を包含していることを特徴とする方法。 ２５、特許請求の範囲第２４項において、前記マスクを
   除去するステップが前記窒化シリコン領域をエッチング
   することを包含していることを特徴とする方法。 ２６、特許請求の範囲第２５項において、前記第一導電
   型不純物を導入するステップが前記第一導電型不純物を
   イオン注入することを包含していることを特徴とする方
   法。 ２７、特許請求の範囲第２２項において、前記相補的導
   電型埋込み層が前記基板内において離隔されていること
   を特徴とする方法。 ２８、特許請求の範囲第２２項において、前記基板上に
   エピタキシャルシリコン層を形成するステップを有する
   ことを特徴とする方法。 ２９、特許請求の範囲第２８項において、前記エピタキ
   シャル層をマスクして第一導電型不純物でドープされる
   べき領域を画定するステップを有しており、前記領域が
   第一導電型不純物を含有する前記基板の領域に対応して
   いることを特徴とする方法。 ３０、特許請求の範囲第２９項において、第一導電型で
   ドープされるべきエピタキシャルシリコン領域が第一導
   電型不純物でドープされた基板の領域に対応しているこ
   とを特徴とする方法。 ３１、特許請求の範囲第３０項において、マスキングを
   行ない且つ前記基板の対応する領域に対応する領域にお
   いて第二導電型不純物で前記エピタキシャル層をドーピ
   ングするステップを有することを特徴とする方法。 ３２、特許請求の範囲第３１頂において、前記エピタキ
   シャル層を非等方的にエッチングしてフィールド分離を
   所望する位置を画定するステップを有することを特徴と
   する方法。 ３３、特許請求の範囲第３２項において、第一及び第二
   導電型不純物で注入されたエピタキシャルシリコン領域
   の側部上にスペーサ物質の領域を形成するステップを有
   することを特徴とする方法。 ３４、特許請求の範囲第３３項において、前記エピタキ
   シャルシリコンの露出した部分を酸化してフィールド分
   離領域を形成するステップを有することを特徴とする方
   法。