JPH051479B2

JPH051479B2 -

Info

Publication number: JPH051479B2
Application number: JP59042645A
Authority: JP
Inventors: Satoru Maeda; Yasushi Noguchi; Shunsuke Takano
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1984-03-05
Filing date: 1984-03-05
Publication date: 1993-01-08
Also published as: JPS60185991A

Description

【発明の詳細な説明】産業上の利用分野この発明は、テレテキストやビデオテツクスな
どの文字画像表示システムにおける表示回路に関
する。

背景技術とその問題点テレビ文字多重放送でページが送信される場
合、標準モードでは、第１図Ａに示すように、そ
の１ページが各フイールドにおいて横248ドツト
×縦204ドツトで構成されると共に、横方向の８
ドツトが１バイトの表示データにより表示され
る。従つて、表示メモリ（ビデオRAM）は、水
平アドレスとして32番地、垂直アドレスとして
204番地が必要となる。

また、その表示用メモリに対する表示回路の動
作は、次のように行われる。すなわち、第１図
Ｂ，Ｃにおいて、Phは水平同期パルス、HADR
は表示用の水平アドレス信号を示し、この水平ア
ドレス信号HADRは、水平表示期間よりも８ド
ツト期間τだけ前の時点からスタートして期間τ
ごとに１番地づつインクリメントされていく。

そして、この水平アドレス信号HADR（及び１
水平期間ごとに１番地づつインクリメントされる
垂直アドレス信号）が表示メモリに供給されて期
間τごとに対応するアドレスから表示データが１
バイトづつ読み出され、この読み出された表示デ
ータが次の期間τにシフトレジスタにより並列信
号から直列信号に変換されて受像管に供給され、
従つて、ページの表示が行われる。

ただし、このとき、第１図Ｄに示すように、表
示メモリに対する表示回路の読み出しは、期間τ
の後半に行われ、その前半の期間はCPUが表示
メモリをアクセスするための期間とされている。
すなわち、表示回路とCPUとが時分割式に表示
メモリをアクセスしている。

発明の目的この発明は、そのような表示回路において、動
画や横スクロールの表示を行うようにしても、問
題が生じないようにしようとするものである。

発明の概要このため、この発明においては、水平走査の開
始時点に、表示のスタート位置を示すデータを８
進のプリセツタブルカウンタにプリセツトすると
共に、この８進カウンタにおいて表示クロツクを
カウントしてそのカウント値から表示メモリに対
するCPUのアクセスと表示用のデータ読み出し
との時分割処理のタイミング信号を形成する。ま
た、水平表示期間になるとき、表示のスタート位
置を示す別のデータを32進のプリセツタブルカウ
ンタにプリセツトし、以後、８進カウンタのキヤ
リ出力ごとに32進カウンタのカウントを行つて表
示メモリに対する表示用の水平アドレス信号を形
成するようにしたものである。

実施例すなわち、第２図がその一例を示し、この例に
おいては、説明を簡単にするため、CPUは表示
データを表示メモリに書き込むだけとする。ま
た、垂直アドレス系については、一般のものと同
様なので、図示及び説明を省略する。

そして、第２図において、１は表示メモリを示
し、これは第１図Ａに示すようにアドレスされて
いるもので、下位アドレスAD₀〜AD₄が水平アド
レスとされ、これは０〜31番地の範囲とされると
共に、上位アドレスAD₅〜AD₁₂が垂直アドレス
とされ、これは０〜203番地の範囲とされている。
そして、メモリ１のデータ入力DI₀〜DI₇はCPU
（図示せず）のデータバスに接続され、データ出
力DO₀〜DO₇は、８ビツトの並列入力直列出力の
シフトレジスタ２に接続され、このレジスタ２に
よりメモリ１から読み出された表示データは、並
列信号から直列信号に変換される。

また、３は８ビツトのラツチを示し、これは、
動画及び横スクロールの表示のときのスタートア
ドレスをバツフアするためのもので、そのデータ
入力D₀〜D₇がCPUのデータバスに接続されると
共に、CPUからラツチパルスLCHが供給される。
さらに、４は８ビツトのプリセツタブルカウンタ
を示し、これは、メモリ１が第１図Ｄに示すよう
に時分割式にアクセスされるときのタイミング信
号を形成するためのものである。このため、カウ
ンタ４のクロツク入力CKには、１サイクルが表
示ドツトの１個に対応する表示クロツクDCKが
供給されると共に、ロードパルスHDが供給され
る。このパルスHDは、第３図Ａ，Ｂに示すよう
に、水平同期パルスPhと同相であるが、このパ
ルスPhよりも幅の狭い、例えばクロツクDCKの
３サイクル分の幅の信号である。

さらに、５は32進のプリセツタブルカウンタを
示す。このカウンタ５は、そのカウント値が表示
用の水平アドレス信号HADRとなるものであり、
イネーブル入力ENBが“１”のときのみ、クロ
ツクDCKをカウントするものである。また、６
はJKフリツプフロツプを示し、これはクロツク
DCKがクロツク入力CKに供給されることにより
クロツクDCKに同期してセツト・リセツト動作
を行うと共に、リセツト入力ＲにパルスHDが供
給されることにより各水平走査の開始時点にリセ
ツトされる。

また、７はメモリ制御回路を示す。この制御回
路７は、メモリ１を第１図Ｄに示すように時分割
式にアクセスするときのタイミングをとるための
ものであり、このため、カウンタ４の出力Q₀〜
Q₂、クロツクDCK、CPUからのメモリライト信
号MEMW及びフリツプフロツプ６の出力Q_Sが供
給されて所定のメモリリード信号RD、メモリラ
イト信号WR、セレクト信号Ｓ及びCPUのウエイ
ト信号WAITが形成される。ここで、セレクト
信号Ｓは、第１図Ｄに示すように変化してメモリ
１に対する水平アドレス信号をCPU系と表示系
とに切り換えるためのものであり、Q_S＝“１”
で、かつ、カウンタ４の出力Q₀〜Q₂が「０」〜
「３」のとき“０”、「４」〜「７」のとき“１”
になると共に、Q_S＝“０”のときも“１”にな
る。また、ウエイト信号WAITは、Ｓ＝“１”の
とき、すなわち、表示系がメモリ１から読み出し
を行つている期間に、CPUにメモリ１のアクセ
ス要求を生じたとき、CPUにウエイトをかける
ための信号である。

さらに、８はアドレスセレクタを示し、これ
は、そのセレクト入力Ｓにより入力Ａ，Ｂと出力
Ｙとが、Ｓ＝“０”のときＹ＝Ａ，Ｓ＝“１”のと
きＹ＝Ｂとなるものであり、入力ＡはCPUのア
ドレスバスのうちの下位５ビツトAD₀〜AD₄に接
続されている。

さらに、第２図において、パルスSETは、第
３図Ｃに示すように、水平表示期間よりも16ドツ
ト期間2τだけ前の時点t₃から時点t₄までの期間τ
にわたつて“１”になる信号であり、これはカウ
ンタ５のプリセツトに使用される。また、パルス
Q₄₅は、第３図Ｄに示すように時点t₅から時点t₆
までの45番地目の期間τに“１”になる信号であ
る。すなわち、 f_D：クロツクDCKの周波数 f_C：色副搬送周波数（3.58MHz） f_H：水平周波数とすると、 f_D＝８／５f_C ＝８／５・１／２・455・f_H ＝45.5×８×f_H であるから１水平期間は、水平アドレスの45.5番
地分に等しいが、この45.5番地のうちの45番地目
（45バイト目）の期間t₅〜t₆を示す信号が、パル
スQ₄₅である。

このような構成において、横スクロールあるい
は動画のスタート位置が「０」（２進値でオール
０）であるとすると、このデータがCPUからラ
ツチ３に供給されると共に、CPUからラツチ信
号LCHが供給されてスタート位置データ「０」
がラツチ３にラツチされる。

続いて、水平走査の開始時点t₁にパルスHDが
カウンタ４にロードパルスとして供給され、パル
スHDの立ち上がり時点t₁にラツチ３にラツチさ
れているデータ「０」の下位３ビツト“000”が
カウンタ４にロードされる。また、このとき、パ
ルス６によりフリツプフロツプHDはリセツトさ
れ、第３図Ｅに示すように少なくとも時点t₁から
Q_S＝“０”とされる。

そして、時点t₁にカウンタ４に下位３ビツト
“000”がロードされると、カウンタ４はこの値
“000”からスタートしてクロツクDCKをカウン
トし、第３図Ｆに示すように８クロツク後、すな
わち、期間τ後の時点t₂に立ち下がるキヤリ出力
CRが得られ、このキヤリ出力CRがフリツプフロ
ツプ６のＪ入力に供給されてその出力Q_Sは時点t₂
から“１”になる。

なお、カウンタ４からは、第３図Ｆに示すよう
に時点t₂以後も８クロツクごとにキヤリ出力CR
が得られ、このキヤリ出力CRがカウンタ５のカ
ウントイネーブルENBに供給されているので、
カウンタ５のカウント値HADRは、時点t₂から８
クロツクごとに、すなわち、期間τごとに「１」
づつインクリメントされるが、これは水平表示期
間よりも前の期間なので、表示に関係しない。ま
た、このとき、第３図Ｇに示すように、カウンタ
４のカウント値は、時点t₁から期間τ／２ごとに
「０」〜「３」と「４」〜「７」とを繰り返す。

そして、時点t₃になると、この時点t₃から８ド
ツト期間τにわたつてSET＝“１”になるが、カ
ウンタ４のキヤリ出力CRは８クロツクごとに得
られると共に、今の場合には、カウンタ４のカウ
ントは時点t₁に“000”からスタートしているの
で、第３図Ｆに示すように時点t₄よりも１クロツ
ク前にキヤリ出力CRが得られる。そして、この
キヤリ出力CRとパルスSETがアンド回路１１に
供給されているので、そのアンド出力Q_Aは時点t₄
よりも１クロツク前に“１”になり、時点t₄に
“０”になると共に、この出力Q_Aがカウタ５にロ
ードパルスとして供給される。従つて、第３図Ｈ
に示すように、時点t₄にラツチ３にラツチされて
いる位置データ「０」の上位５ビツト“00000”
がカウンタ５にロードされる。

そして、第３図Ｈに示すように、時点t₄以後、
８クロツクごとに、すなわち、期間τごとにカウ
ンタ４のキヤリ出力CRによりカウンタ５のカウ
ント値HADRは「１」づつインクリメントされ
ていく。

そして、期間t₅〜t₆にQ₄₅＝“１”になるが、今
の場合には、時点t₆よりも１クロツク前にキヤリ
出力CRが得られ、このキヤリ出力CRがアンド回
路１２に供給されると共に、パルスQ₄₅がアンド
回路１２に供給され、そのアンド出力がフリツプ
フロツプ６のＫ入力に供給される。従つて、時点
t₆よりも１クロツク前の時点にフリツプフロツプ
６はリセツトされ、この時点からQ_S＝“０”にな
る。

そして、以上の動作と平行して信号Q_S及びカ
ウンタ４のカウント出力（第３図Ｇ）などが制御
回路７に供給され、セレクト信号Ｓは、Q_S＝
“１”、かつ、カウンタ４のカウント出力が「０」
〜「３」のとき“０”、Q_S＝“０”あるいはカウ
ント出力が「４」〜「７」のとき“１”とされ
る。

従つて、Q_S＝“１”、かつ、カウント出力が
「０」〜「３」のときには、セレクタ８がＹ＝Ａ
となつてCPUのアドレスバスAD₀〜AD₄がセレ
クタ８を通じてメモリ１に接続されると共に、
CPUからのメモリライト信号NENWが制御回路
７を通じてメモリ１に供給されるので、CPUに
メモリ１の書き込み要求があれば、この書き込み
が行われる。

また、Q_S＝“０”またはカウント出力が「４」
〜「７」のときには、セレクタ８はＹ＝Ｂとなつ
てカウンタ５により形成された表示用の水平アド
レス信号HADR（第３図Ｈ）が、セレクタ８を通
じてメモリ１に供給されると共に、制御回路７か
らメモリリード信号RDがメモリ１に供給される
ので、メモリ１からは表示用にデータが読み出さ
れる。また、このとき、CPUにメモリ１の書き
込み要求があつたときには、ウエイト信号
WAITが形成されてCPUにウエイトがかけられ
る。

次に、横スクロールあるいは動画のスタート位
置のデータとして「１」がラツチ３にラツチされ
ると、このデータの下位３ビツト“001”が時点
t₁にパルスHDによりカウンタ４にロードされ、
以後、クロツクDCKがカウントされる。従つて、
この場合には、第３図Ｊに示すように、カウンタ
４のキヤリ出力CRは、第３図Ｆの場合よりも１
クロツク期間だけ早く得られるようになり、信号
Q_Sも第３図Ｉに示すように第３図Ｅの場合より
も１クロツク期間だけ早く“１”になる。さら
に、カウンタ４のカウント値及び表示用の水平ア
ドレス信号HADRも、第３図Ｋ，Ｌに示すよう
に第３図Ｇ，Ｈの場合よりも１クロツク期間だけ
早い時点から変化する。すなわち、スタート位置
データが「１」の場合には、第３図Ｉ〜Ｌに示す
ように各信号の位相が、１クロツク分だけ進む。

そして、以下同様に、スタート位置データが
「２」〜「７」の場合には、各信号の位相が、順
次１クロツク分づつ進んでいく。また、スタート
位置データが「８」以上の場合にも、下位３ビツ
トは「０」〜「７」の場合と同様となり、読み出
し用の水平アドレス信号HADRだけ進むことに
なる。

こうして、この発明によれば、メモリ１に対す
るCPUのアクセス及び表示用の読み出しが行わ
れる。そして、この場合、特にこの発明によれ
ば、カウンタ４のカウント値（第３図Ｇ，Ｋ）を
メモリ１に対するCPUのアクセスと表示用の読
み出しとの時分割処理の基準としているが、この
カウンタ４のカウント値は、１水平期間内では規
則的に変化し、途中で不連続になつたり、CPU
のアクセスの期間と表示用の読み出しの期間との
割り合いが変わることがないので、CPUは水平
表示期間でも水平表示期間外でも同様に効率のよ
いアクセスができる。また、CPUがメモリ１を
アクセスできる期間が大きいので、動きのある表
示に対しても問題がない。

発明の効果水平表示期間でも水平表示期間外でもCPUは
表示メモリに対する時分割アクセスを同様に行う
ことができ、動きのある表示の場合でも効率のよ
いアクセスができる。

【図面の簡単な説明】

第１図、第３図はこの発明を説明するための
図、第２図はこの発明の一例の系統図である。１は表示メモリ、３はラツチ、４，５はプリセ
ツタブルカウンタ、７はメモリ制御回路である。

Claims

【特許請求の範囲】

１水平走査の開始時点に、表示のスタート位置
を示す第１のデータを第１のプリセツタブルカウ
ンタにプリセツトすると共に、この第１のプリセ
ツタブルカウンタにおいて表示クロツクをカウン
トしてそのカウント値から表示メモリに対する
CPUのアクセスと表示用のデータ読み出しとの
時分割処理のタイミング信号を形成し、かつ、水
平表示期間になるとき、表示のスタート位置を示
す第２のデータを第２のプリセツタブルカウンタ
にプリセツトし、以後、上記第１のプリセツタブ
ルカウンタのキヤリ出力ごとに上記第２のプリセ
ツタブルカウンタのカウントを行つて上記表示メ
モリに対する表示用の水平アドレス信号を形成す
るようにした表示回路。