JPH046992B2 - - Google Patents

Description

【発明の詳細な説明】

［発明の利用分野］ 本発明は、プログラム制御のデジタル計算機、
特にベクトル演算を高速で実行するのに好適なデ
イジタル計算機（以下これをベクトルプロセツサ
とよぶ）に関する。 ［従来技術］ 科学技術計算に頻繁に現れる大形行列計算など
の高速処理用にベクトルプロセツサが考案されて
いる。 特に、複数個のパイプライン演算器の高速性を
有効に発揮し、演算データの転送能力を向上させ
るため、ベクトル・レジスタとチエイニング機能
を有するベクトルプロセツサが提案されている
（米国特許4128880号）。 Ａ 従来の装置ではチエイニングについて次の問
題点がある。このことをベクトル演算の簡単な
例を挙げて説明する。 FORTRAN文 DO 10 Ｉ＝１，Ｌ 1OY（Ｉ）＝Ａ（Ｉ）＋Ｂ（Ｉ）＊Ｃ（Ｉ） この処理を、ベクトル命令の形に表現すると １ Vector Load VR₀←Ａ ２ Vector Load VR₁←Ｂ ３ Vector Load VR₂←Ｃ ４ Vector Multiply VR₃←VR₁ ＊VR₂ ４ Vector Add VR₄←VR₀ ＋VR₃ ４ Vector Store VR₄←Ｙ ここでVRiはｉ番目のベクトルレジスタを表わ
す。各ベクトル命令は、演算、データ転送を、エ
レメントＬ個分、繰り返して実行する。 上例では、最終結果を求める前の中間結果であ
るベクトルＢとＣの乗算結果をベクトルレジスタ
VR３へ一時的に格納して、これとベクトルＡと
の加算結果Ｙのみを主記憶にしている。一般的
に、ベクトルレジスタを備えるベクトルプロセツ
サでは、演算の中間結果のベクトルを一時的にベ
クトルVR１へ格納し、最終結果ベクトルのみを
主記憶装置へストアする。これにより、実質的に
主記憶装置との間のデータ転送回数が減少する。
したがつてベクトルレジスタの書込み読出し動作
を高速化すれば、これに比べ主記憶装置のアクセ
ス能力を比較的低くても、演算に必要なデータ転
送能力を十分確保することが可能である。 ところで、上例の第４と５のベクトル命令に着
目してみると、先行命令４の乗算結果を格納する
ベクトルレジスタVR３は、後続のベクトル加算
命令５のオペラントを読出すべきベクトルレジス
タにもなつている。もし、第４のベクトル乗算命
令により、Ｌ個の結果が全てベクトルレジスタ
VR３へ書込れるまで待つて、後続のベクトル加
算命令５を起動するように制御すれば、複数の演
算器（例えば乗算器と加算器）を並列に動作させ
たことにならず、処理時間は延びる。このよう
に、先行するベクトル命令の演算結果あるいはフ
エツチ・ベクトルデータを格納するベクトルレジ
スタを、後続のベクトル命令がオペランドとして
続出するために生じる待ち状態は、上例のベクト
ル命令の２または３と４の間、１と５の間、５と
６の間にも存在している。この待ちを減少するの
がチエイニング機能である。従来技術ではチエイ
ニング動作として、先行のベクトル命令で得られ
る演算結果をたとえば、ベクトルレジスタVR₁へ
書込むと同時に、即時に後続のベクトル命令のオ
ペランドとして演算器へ転送している。チエイニ
ングが可能ならば、先行ベクトル命令の最終エレ
メント演算終了まで待ちことなく、先行ベクトル
命令の最初のエレメントの演算結果が出力される
とともに後続ベクトル命令を起動することができ
る。これにより、多項形のベクトル計算において
も、複数の演算器を並列に動作させ、演算の並列
性を高めて高速処理を行なうことができる。 しかし、従来技術でのチエイニングでは、先行
ベクトル命令の演算結果ベクトルあるいはフエツ
チ・ベクトルデータの最初の要素があるベクトル
レジスタへ書込まれる時刻に完全に同期して、後
続ベクトル命令のための当該ベクトルレジスタの
読出しを開始していた。そこで命令起動時に、そ
の命令のオペランドを読出すべきベクトルレジス
タが先行命令により書込みのために用いられるか
の判定をしてこの判定が肯定的のときには上述の
チエイニングの可否を判定する。チエイニングが
可能ならその命令が起動されるが、不可能ならば
その命令は、該先行命令による全エレメントの書
込みが終了して、そのベクトルレジスタが開放さ
れるまで起動を待たされる。チエイニング可能な
命令の起動は、先行ベクトル命令の演算結果ある
いはフエツチ・データの第１番目のエレメントが
そのベクトルレジスタへ到着する時点で行なわれ
る。これはチエイン・スロツト・タイムと呼ぶこ
とがある。したがつて、このチエイン・スロツ
ト・タイムの時刻で、以後全エレメントについ
て、先行命令の書込みが後続命令の読出しと完全
に同期できると予測できるときにのみ、チエイニ
ング可能と判定する。 このような従来のベクトルプロセツサでは、ベ
クトルデータの各要素は連続するクロツク信号に
応答して連続してベクトルレジスタから読み出さ
れ、それに対応する結果ベクトルデータの各要素
も連続するクロツク信号に応答してベクトルレジ
スタに書き込まれるようになつている。しかしな
がら、ベクトルプロセツサとしては、ベクトルレ
ジスタからベクトルデータの各要素を間欠的に、
不等間隔でも読み出すことが望ましい場合がある
ことが分かつた。 たとえば、先行する命令の実行結果ベクトルデ
ータの各要素が何等かの理由により毎クロツク得
られないで不連続に得られる場合、その結果ベク
トルデータの各要素がベクトルレジスタに間欠的
に到着する。このベクトルデータに対して後続の
命令のためのベクトル演算を実行する場合、先行
する命令の結果ベクトルデータの全要素がそのベ
クトルレジスタに書き込まれるのをまたないで、
書き込み済のものから読み出す方法をとること
は、その後続命令の実行開始を早める点で有効で
ある。 このような場合、上記後続命令のためのベクト
ル要素の読み出しは、間欠的に行なわれることに
なる。また、上記のような事情とは別に、演算器
が演算の種類あるいはその構造によつては毎クロ
ツクベクトル要素を受けとることができないこと
も起りうる。このような場合でも、ベクトルレジ
スタからその演算器へのベクトル要素の読み出し
は間欠的にならざるをえない。 しかし、従来のベクトルプロセツサでは、ベク
トルレジスタからのベクトル要素の間欠的な読み
出しはできなかつた。 とくに、間欠的に読み出したベクトル要素に対
して、演算器をどのように動作させるかあるい
は、演算器の有効出力が必然的に間欠的にしかえ
られないため有効出力のみをどのようにしてベク
トルレジスタに書き込むかという解決すべき問題
がある。 ［発明の目的］ 本発明の目的は、ベクトルレジスタから不等間
隔でオペランドベクトル要素を読み出して、演算
器へ供給し、その結果、演算器から不等間隔で得
られる結果ベクトル要素をベクトルレジスタに書
き込みうるデ−タ処理装置を提供することにあ
る。 〔発明の概要〕 このため本発明では、不等間隔で入力されうる
複数の信号の各々に応答して、第１のベクトルレ
ジスタからオペランドベクトル要素を読み出す手
段と、ベクトル要素の読み出しの有無に関係なく
演算手段を動作させた状態で、ある読み出された
ベクトル要素に対して、該演算手段から出力され
る結果ベクトル要素をその出力のタイミングに同
期して第２のベクトルレジスタに書き込む手段と
を設けた。 この結果、演算器を動作させたままで、不等間
隔の読み出しおよびそれに同期した結果の書き込
みを行いうる。 ［発明の実施例］ 以下、本発明を実施例を参照にして詳細に説明
する。 概略装置構成 第１図において主記憶制御ユニツトＵ１は命令
読出しユニツトＵ２、メモリ・リクエスタＵ１
０，Ｕ１１からのメモリ要求（ベクトルデータの
読出しまたは格納およびベクトル命令の読出し）
に応じて所定の動作を行なう。 命令読出しユニツトＵ２は、主記憶制御ユニツ
トＵ１に対し、信号線１で命令読出し要求を、
信号線２で命令アドレスを送出する。主記憶制
御ユニツトＵ１はこれに応答して、この命令アド
レスで指定される複数の命令を読出し、読出した
命令を信号３にそれが有効であることを示す信
号を信号線４に乗せて返す。 命令読出しユニツトＵ２は、読出された命令を
命令バツフア（図示せず）に入れ、これらの命令
を一つづつ命令制御ユニツトＵ３に送る、信号線
６には命令が、信号線５には命令有効信号が
のせられる。命令読出しユニツトＵ２は、命令制
御ユニツトＵ３から信号線７によつて、命令送
出の停止が要求されない限り、次々と命令を読出
しては、命令制御ユニツトＵ３に送りこむ。 命令制御ユニツトＵ３は、命令を解読し、命令
に応じて、メモリ・リクエスタＵ１０，Ｕ１１、
ベクトルレジスタユニツトＵ４、演算器Ｕ２０、
Ｕ２１に起動信号他を送出する。 概略動作 （） 命令実行起動 命令制御ユニツトＵ３が命令実行を起動すると
きには、信号線１１〜１４に必要なデータを
セツトし、起動信号線１０にセツトし、メモ
リ・リクエスタＵ１０，Ｕ１１とベクトルレジス
タユニツトＵ４、または、演算器Ｕ２０，Ｕ２１
とベクトルレジスタユニツトＵ４に起動をかけ
る。 ここで、命令起動の条件は、必要なメモリ・リ
クエスタＵ１０又はＵ１１または演算器Ｕ２０又
はＵ２１２が現在使用中でなく、かつベクトルレ
ジスタユニツトＵ４内にあるベクトルレジスタ
VRの内、命令に必要なレジスタが使用できる状
態にあるということである。 ここで、あるベクトルレジスタが使用可能か否
かは、後述するようにそのベクトルレジスタが現
在使用中か否かとは異なる。使用中でなくても、
使用できないベクトルレジスタもあり、使用中に
もかかわらず使用可能なものもある。 起動条件が満たされていない命令は、起動待ち
命令列に登録し、その後、起動条件を満す命令が
解読されたとき、この解読された命令を先に起動
する。 信号線１１は、実行すべき命令の演算の種
類、たとえば、加算、乗算、ベクトル読出し、ベ
クトル書込み等を指定する命令コードを送出す
る。 信号線１２は、命令が使用するレジスタＦ号
を指定する。ここでは、各命令はレジスタを最大
３つ指定可能とする。本実施例では、ベクトルレ
ジスタユニツトＵ４に８つのベクトルレジスタ
VR₀〜VR₇が設けられ、同数のベクトルアドレス
レジスタＵ５、ベクトルアドレス増分レジスタＵ
６がメモリ・リクエスタ０，１に接続されてい
る。これらのベクトルレジスタ、ベクトルアドレ
スレジスタ、ベクトルアドレス増分レジスタには
それぞれ番号０〜７，８〜１５，１６〜２３があ
らかじめ割りあてられている。 信号線１３は、起動するメモリ・リクエスタ
または演算器の番号を指定する。ここでは信号線
１３は３本で、１本はメモリ・リクエスタを指
定、１本は演算器を指定、もう１本は命令が使用
するメモリ・リクエスタ又は演算器のいずいれか
の番号を指定する。メモリ・リクエスタ又は演算
器の数はそれぞれ二つなので、これらの番号を指
定する線は一本でよい。 色信号１４は処理すべきベクトル要素数を指
定する。 メモリ・リクエスタＵ１０，Ｕ１１、ベクトル
レジスタユニツトＵ４、演算器Ｕ２０，Ｕ２１は
線１０上の起動信号に応答して次の動作を行
う。 （） 主記憶からのベクトルデータの読出し このための命令の実行が線１１上の命令コー
ドにより指定されると、たとえばメモリ・リクエ
スタＵ１０は、信号電１２で指定される第２、
第３のレジスタ番号に従つて、ベクトルアドレス
レジスタＵ５およびベクトルアドレス増分レジス
タＵ６の各々の一つを選択してベクトルアドレス
およびその増分を内部にセツトする。メモリ・リ
クエスタＵ１０は読出しコマンドと、ベクトルア
ドレスとアドレス有効信号とをそれぞれ信号線
２０、２１、２３を介して主記憶制御ユニツ
トＵ１に送る。主記憶制御ユニツトＵ１はこのベ
クトルアドレスで指定されるベクトル要素データ
を主記憶（ここでは示されていない）から読出し
で、そのデータFDと、データ有効信号とをそれ
ぞれ信号線２４，２５を介してメモリ・リク
エスタＵ１０に戻す。メモリ・リクエスタＵ１０
は、このデータとデータ有効信号をそれぞれ信号
線２９，３０にのせて、ベクトルレジスタユ
ニツトＵ４に送出する。ベクトルレジスタユニツ
トＵ４では、信号線１２により指定された第１
のレジスタ番号のベクトルレジスタに線２９か
ら入力されたベクトル要素データを格納する。メ
モリ・リクエスタＵ１０はセツトしたベクトルア
ドレス増分値に基づきベクトルアドレスを更新
し、更新後のアドレスに基づき、次のベクトル要
素データを同様に読出す。この動作は信号線１
４で指定されたベクトル要素数だけ繰返される。
メモリ・リクエスタＵ１０は最終ベクトル要素ア
ドレスを主記憶制御ユニツトＵ１に送出するとき
に、線３２に最終ベクトルデータ信号を送出す
る。主記憶制御ユニツトＵ１は最終ベクトル要素
を出力するときに線３３にこの信号を送出す
る。メモリ・リクエスタＵ１０は、最終のベクト
ル要素のデータ有効信号の送出と同時に、信号線
２６に最終ベクトルデータ信号をのせる。この
信号は、命令制御ユニツトＵ３に送られて、この
メモリ・リクエスタＵ１０が空いたことを知らせ
るとともに、ベクトルレジスタユニツトＵ４にも
送られ、ベクトルレジスタ書込みの終了制御にも
使用される。ベクトルレジスタの書込み終了は、
信号線１５を経て、ベクトルレジスタユニツト
Ｕ４から命令制御ユニツトＵ３にも知られる。 （） 主記憶へのベクトルデータの格納 主記憶へのベクトルデータの格納の命令が実行
される場合も、ベクトルアドレス、その増分は
（）と同様にメモリ・リクエスタＵ１０にセツ
トされる。 格納の場合には、ベクトルレジスタユニツトＵ
４にて信号線１２で指示される番号のベクトル
レジスタから次々とベクトルデータがよみ出さ
れ、信号線２７に乗せられるとともに、データ
有効信号が線２８に乗せられて、たとえばメモ
リ・リクエスタＵ１０に送られる。メモリ・リク
エスタＵ１０はこれらにさらにベクトルアドレス
を付し、書込みコマンド、ベクトルアドレス、ベ
クトル要素データ、データ有効信号をそれぞれ信
号線２０，２１，２２，２３にのせて主
記憶制御ユニツトＵ１に送る。送るべきベクトル
データ要素が最終要素のときにはさらに、線３
２に最終ベクトルデータ信号を送出する。主記憶
制御ユニツトＵ１はさらに主記憶への格納を制御
する。必要な数のベクトル要素の送出がベクトル
レジスタユニツトＵ４から行なわれると、最終ベ
クトルデータ信号が信号線３１を経てメモリ・
リクエスタＵ１０に送られ、メモリ・リクエスタ
Ｕ１０は、（）の場合と同様、信号線２６に
それをのせて、命令制御ユニツトＵ３に知らせ
る。 （） ベクトル演算 ベクトル演算命令実行のために演算Ｕ２０また
はＵ２１（ここではＵ２０とする）とベクトルレ
ジスタユニツトＵ４に起動がかかつたときには、
これらは次のように動作する。なお、ここでは各
演算器は種々の命令が必要とする複数種類の演算
を実行可能とする。 ベクトルレジスタユニツトＵ４は、信号１２
で指定される一般には二つのレジスタ番号のベク
トルレジスタから最初の要素データを読出し、そ
れぞれのデータ信号線４１，４２にのせ、デ
ータ有効信号を信号線４３にのせて、演算器Ｕ
２０に送る。演算器Ｕ２０では２組のベクトル要
素データを線１１上のOPコードに従い演算後、
その結果と、データ有効信号をそれぞれ信号線
４５，４６に乗せて、ベクトルレジスタユニツ
トＵ４に送り返す。ベクトルレジスタユニツトＵ
４では、信号線１２で指定される信号のベクト
ルレジスタに結果を格納する。これらの処理が順
次、つぎの要素データについて行なわれる。最後
のベクトル要素になると、最終ベクトルデータ信
号が、信号線４０を介してベクトルレジスタユ
ニツトＵ４から演算器Ｕ２０に送られ、演算器Ｕ
２０からの最終結果に同期して、信号線４４に
より、再びベクトルレジスタユニツトＵ４に戻さ
れる。この信号は、同時に、命令正義ユニツトＵ
３にも知らされ、演算器の空きおよびベクトルレ
ジスタの空きを知らせる。 以上において、ベクトル要素データの転送はマ
シンクロツクに応答してなされるが、ベクトルレ
ジスタユニツトＵ４は、転送すべき一対のベクト
ル要素データが二つのベクトルレジスタにそろつ
ていないとき、これがそろうまで転送を禁止す
る。したがつて、ベクトル要素の読出しあるいは
格納が間欠的に行なわれる。 なお、メモリ・リクエスタＵ１１、演算器Ｕ２
１の構成はそれぞれメモリ・リクエスタＵ１０、
演算器ｕ２０と全く同一であり、第１図でプライ
ム（′）の付けた信号線はこれのないものに応答
する。 レジスタ 詳細な動作説明に先立ち、以下において必要な
レジスタの形成を以下に述べる。第２図ａは命令
がセツトされる命令レジスタ（レジスタ）の構
成を示す。ここで、OPフイールド命令コードを、
R1，R2，R3フイールドはレジスタ番号を示す。
勿論、命令自身この図に示すフイールドを有す
る。R1〜R3フイールドによつて示されるレジス
タはベクトルレジスタ、ベクトル・アドレスレジ
スタ、ベクトルアドレス増分レジスタであり、い
ずれのレジスタが指定されるかは命令の種類によ
り次のようになる。 （） 演算器にて演算を行う命令（加算、乗算
命令等） R1：演算結果ベクトルを格納すべきベクトル
レジスタ番号 R2：演算されるベクトルデータ（被加数、被
乗数等）が格納されているベクトルレジスタ
番号 R3：演算すべきベクトルデータ（加数、乗数
等）が格納されているベクトルレジスタ番号 ここでは、R1，R2，R3フイールドではす
べて異なるベクトルレジスタを指定すること
とする。 なお、命令によつて、R3フイールドが使
用されない場合がある。（転送命令等）。 （） 主記憶からデータを読出す命令 R1：データを格納すべきベクトルレジスタ番
号 R2：ベクトルアドレスレジスタ番号 R3：ベクトルアドレス増分レジスタ番号 （） 主記憶にデータをストアする命令 R1：データが格納されているベクトルレジス
タ番号 R2：ベクトルアドレスレジスタ番号 R3：ベクトルアドレス増分レジスタ番号 第２図ｂは演算器Ｕ２０，Ｕ２１、メモリリク
エスタＵ１０，Ｕ１１（以下、これをまとめてリ
ソースとよぶことがある）の制御にかかわるレジ
スタ、すなわちデコードリソースレジスタ（DS
レジスタ）、キユーリソースレジスタ（QSレジス
タ）、実行可能リソースレジスタ（ESレジスタ）、
レジスタユニツトリソースレジスタ（RSレジス
タ）の形式を示す。ここで、Ｓ，Ａ，Ｎフイール
ドはそれぞれメモリ・リクエスタの使用、演算器
の使用、メモリ・リクエスタまたは演算器の番号
をそれぞれ指定する。なお、DSレジスタ、QSレ
ジスタにはＮフイールドはない。 第２図Ｃはベクトルレジスタの制御にかかわる
レジスタ、すなわち、デコードレジスタレジスタ
（DGレジスタ）キユーレジスタレジスタ（QSレ
ジスタ）〜メモリリクエスタレジスタレジスタ
（MBレジスタ）、レジスタユニツトレジスタレジ
スタ（RGレジスタ）の形式を示す。ここでVi
（ｉ＝１〜３）フイールドはWi，GNiフイールド
に有効データがあるかどうかを指定するフイール
ド、Wiは、次のGNiのフイールドで指定された
ベクトルレジスタが書込みに使用されるか、読出
しに使用されるかを指定するフイールドで書込
み、読出しのときにそれぞれ“１”又は“０”と
なり、GNiフイールドには命令のRiフイールド
そのものがセツトされる。なお、MGレジスタは
GN２，GN３フイールドのみを持つ。 第２図ｄはリソースの状態を制御するリソース
状態語レジスタ（RSSWレジスタ）の形式を示
す。ここで、S0，S1フイールドはそれぞれメモ
リ・リクエスタＵ１０，Ｕ１１が使用中かどうか
を示し、A0，A1フイールドはそれぞれ演算器Ｕ
２０，Ｕ２１が使用中かどうかを示す（使用中の
とき“１”とする）。 第２図ｅはベクトルレジスタの状態を制御する
レジスタ状態語レジスタ（RGSWレジスタ）の
形式を示す。ここでW0〜W7フイールドはそれぞ
れベクトルレジスタVR０〜VR７が書込みのた
めに使用中かどうかを示し、R0〜R7フイールド
はそれぞれベクトルレジスタVR０〜VR７が読
出しのために使用中かどうかを示す（使用中のと
き“１”とする）。 命令制御ユニツトの詳細 以下に、第１図に述べた各ユニツトの詳細を説
明する。なお、主記憶制御ユニツト（第１図のＵ
１）、命令読出しユニツト（第２図のＵ２）は、
二つのメモリ・リクエスタＵ１０，Ｕ１１からの
アクセス要求に応答し、かつ、これらのリクエス
タから同時にアクセス要求がなされたときには、
その一方を優先して主記憶をアクセスするもので
あり、従来、実現されているものと同等なので、
ここでは説明しない。また、フリツプフロツプレ
ジスタへのタイミング入力は省略する。制御信号
の入つていない、フリツプフロツプ、レジスタは
常にあらかじめ定められたタイミングによつて入
力がセツトされるとする。 第３図を参照するに、命令読出しユニツトＵ２
にて読出されたベクトル命令と、その命令に対す
る有効信号がそれぞれ線６，５を介して送ら
れて来、命令レジスタ（Ｉレジスタ）ｒ３０１に
命令がセツトされ、命令有効信号がフリツプフロ
ツプｆ３０１にセツトされる。命令有効信号はレ
ジスタIR，ｒ３０１へのセツト信号としても使
用される、命令制御ユニツトＵ３が線７にて、
命令送出停止要求を送出しない限り、命令読出し
ユニツトＵ２から次々と命令が送られてくる。こ
の間隔は、Ｉレジスタｒ３０１の命令が、デコー
ド命令レジスタ（DIレジスタ）ｒ３０２に移さ
れるとすく、次の命令が入力されるように制御さ
れる。Ｉレジスタｒ３０１にセツトされた命令
は、４つのルートに分けて転送される。DIレジ
スタｒ３０２にはOPフイールドが転送される。
このときフリツプフロツプｆ３０１の出力が、
DIレジスタｒ３０２のセツトを制御するととも
に、フリツプフロツプｆ３０２へもアンドゲート
ｇ３０７を経て転送される。ここでアンドゲート
ｇ３０７には、フリツプフロツプｆ３０１の出力
のほかに指定例外検出回路ｂ３１６の出力が入力
されており、この回路ｂ３１６はＩレジスタｒ３
０１にセツトされているベクトル命令のR₁〜R₃
フイールドをチエツクし、レジスタ指定例外がな
い場合にのみ、“１”を出力する。この結果フリ
ツプフロツプｆ３０２に命令有効信号がセツトさ
れる。レジスタIR，ｒ３０１内の命令はまた、
デコーダｂ３０１へ送られ、そのOPフイールド
により、使用するリソースが判定されて、その結
果がデコードルソースレジスタ（DSレジスタ）
ｒ３０３にセツトされる。DSレジスタｒ３０３
は第２図ｂに示すごとくＳ，Ａフイールドを有
す。但しＮフイールドではない。デコーダｂ３０
１はこのOPフイールドがメモリ・リクエスタＵ
１０又はＵ１１を使用するもののときは、Ｓフイ
ールドに１を入力し、又この命令が演算器Ｕ２０
又はＵ２１を使用するもののときはＡフイールド
に１を入力する。DSレジスタｒ３０３のこれら
のデータのセツトにも、アンドゲートｇ３０７の
出力が使用される。Ｉレジスタｒ３０１の命令は
さらにデコーダｂ３０３へも送られ、そのOPコ
ード、R1，R2，R3フイールドの内容がデコーダ
されて、その結果がデコードレジスタレジスタ
（DGレジスタ）ｒ３０５にセツトされる。DGレ
ジスタｒ３０５は第２図ｃに示すようにＩレジス
タｒ３０１にセツトされている命令が指用するベ
クトルレジスタの番号を示すフイールドGNi（Ｉ
＝１〜３）、そのレジスタの用途が続出し用か、
書込み用かを示すフイールドWi（ｉ＝１〜３）お
よびこれらのフイールドが有効が否かを示すフイ
ールドVi（ｉ＝１〜３）を有し、デコーダｂ３０
３はＩレジスタｒ３０１の命令を解読してこれら
のフイールドの情報を出力する。すなわち、命令
のOPコードにより、命令のR1〜R3のフイールド
がレジスタ指定として有効か否かがあらかじめ定
められているので、デコーダｂ３０３はOPコー
ドによりViを定める。また、有効と判定された
レジスタフイールドRiが書き込み用か否かもOP
コードによりあらかじめ定められているもので、
デコーダｂ３０３はOPコードをみて、ピツトWi
を定めることができる。デコーダｂ３０３はフイ
ールドRiの内容をGNiフイールドに入力する。
こうして、DSレジスタｒ３０３への入力が定ま
る。DGレジスタｒ３０５へのセツト制御にも、
アンドゲードｇ３０７の出力が使用される。 以上の説明から明らかなとおり、DSレジスタ
ｒ３０３とDGレジスタｒ３０５にセツトされた
デコード結果はDIレジスタｒ３０２にセツトさ
れた命令コードとともに同一の命令に対するもの
であり、以下では、これらのレジスタにセツトさ
れたデータの各々を命令と呼びあるいはこれらを
まとめてDIレジスタｒ３０２内の命令と呼ぶこ
とがある。DIレジスタｒ３０２；DSレジスタｒ
３０３；DGレジスタｒ３０５に命令がセツトさ
れると、次のリソースの起動の可否がチエツクさ
れる。 命令キユーレジスタ（QIレジスタ）ｑ３０１
は、実行待ちの命令のOPコードをDIレジスタｒ
３０２から受けとりストアするための三つのレジ
スタQIR０〜QER２からなる。同様にキユーリ
ソースレジスタ（QSレジスタ）ｑ３０２はこれ
ら３つのレジスタQIR０〜２内のOPコードに対
するリソース使用要求をDSレジスタｒ３０３か
ら受けとり、ストアする三つのレジスタQSR０
〜２からとなり、キユレジスタレジスタ（QGレ
ジスタ）ｑ３０３は、レジスタQIR０〜２内の
OPコードに対するベクトルレジスタ使用要求を
DGレジスタＲ，ｒ３０５から受けとり、ストア
する三つのレジスタQGR０〜３からなる。結局、
レジスタｑ３０１〜ｑ３０２により三つの実行待
ちの命令がストアされることになる。以下では簡
単化のためにこれらの三つのキユーレジスタまと
めて命令キユーレジスタあるいは命令キユーレジ
スタｑ３０１と呼ぶことがある。 DIレジスタｒ３０２に上述のごとく、新たに
セツトされた命令に対するリソースの起動可否は
これらの命令キユーレジスタ内にすでに命令がス
トアされているか否か等に依存して異なる基準に
て判断される。 すなわち、次の場合がある。 (a) 命令キユーレジスタに命令が入つていない場
合 （ａ−１） DIレジスタｒ３０２内の命令に
対してすぐに起動がかけられる場合。 （ａ−２） DIレジスタｒ３０２内の命令に
対してすぐに起動がかけられず、命令キユー
レジスタに命令を入れなければならない場
合。 (b) 命令キユーレジスタに命令が入つている場
合。 （ｂ−１） 命令キユーレジスタ内の命令を起
動する場合。 （ｂ−２） 命令キユーレジスタに命令がある
にもかかわらず、DIレジスタｒ３０２にあ
る命令を起動する場合。 各々の場合の装置動作を以下に述べる。 （ａ−１） 命令キユーレジスタｑ３０１中に
命令がなくDIレジスタｒ３０２内の命令を
起動する場合。 これは、DIレジスタｒ３０２内の命令が
必要とするリソース（演算器またはメモリ・
リクエスタ）およびベクトルレジスタがとも
に使用可能であるときに生じる。 本実施例では各リソースは、ある時期には一つ
の命令によつてのみ使用可能に構成されており、
したがつて、リソースが使用可能か否かはリソー
スが使用中でないかあるいは使用知かによりきま
る。 リソースの空きの状況の判断は、次のように行
なう。概略的には、DSレジスタｒ３０３にて指
定される要求リソースと、RSSWレジスタｒ３０
４にて管理しているリソースの場態をリソース使
用チエツク回路ｂ３０５がチエツクし、要求リソ
ースが空いているかどうかを線３１０に、空い
ているリソース番号を３０９に出力する。詳細
を第５図をん参照して説明する。 DSレジスタｒ３０３中のＳフイールドｒ３０
３１の出力は、アンドゲートｇ３２０，ｇ３２１
に入力され、これらのアンドゲートｇ３２０，ｇ
３２１にはそれぞれ、さらにRSSWレジスタｒ３
０４中のＳ０フイールドｒ３０４１，Ｓ１フイー
ルドｒ３０４２の出力がそれぞれ反転ゲートｇ３
３５，ｇ３３６を介して入力されている。したが
つて、アンドゲートｇ３２０，ｇ３２１の出力そ
れぞれメモリ・リクエスタ０と１の使用が要求さ
れ、かつメモリ・リクエスタ０と１がそれぞれ空
きのときに“１”となる。アンドゲートｇ３２
０，ｇ３２１の出力はオアゲートｇ３２８に入力
される。したがつて、オアゲートｇ３３２の出力
は、使用要求されたメモリ・リクエスタ０又は１
が空いているとき“１”となる。また、アンドゲ
ートｇ３２０，ｇ３２１の出力はエンコーダｂ３
２０にも入力され、使用可能なメモリ・リクエス
タ番号が出力される。つまり，アンドゲートｇ３
２０の出力が“１”のときにはアンドゲートｇ３
２１の出力によらず、エンコーダｂ３２０の出力
は“０”（メモリ・リクエスタＵ０の空きを示
す）。アンドゲートｇ３２０の出力が“０”、アン
ドゲートｇ３２１の出力が“１”のときにはエン
コーダｂ３２０の出力は“１”（メモリ・リクエ
スタ１ノ空きを示す）になる（本実施例では、メ
モリ・リクエスタは２つしかないので、エンコー
ダ出力線は１本である）。アンドゲートｇ３２９，
ｇ３２１の出力がともに０のときにはエンコーダ
ｂ３２１の出力いずれの値でもよい。同様に、演
算器の空きの状態についてもDSレジスタｒ３０
３のＡフイールドｒ３０３２の出力と、RSSWレ
ジスタｒ３０４のA0，A1フイールドｒ３０４
３，ｒ３０４４の出力とから反転ゲートｇ３３
７，ｇ３３８，アンドゲートｇ３２２，ｇ３２
３、オアゲートｇ３２９、エアコーダｂ３２１に
よつてチエツクされ、命令で演算器の使用要求が
なされ、使用要求が出された演算器０又は１があ
いていれば、オアゲートｇ３２９の出力が“１”
に演算器番号がエンコーダｂ３２１から出力され
る。アオゲートｇ３２８，ｇ３２９の出力の出力
は、オアゲートｇ３３２に入力され、この出力線
３１０は要互されたリソースが空いていること
を指示する。一方、エンコーダｂ３２０，ｂ３２
１の出力はセレクタＳ３１０にていずれかが選択
されて線３０９３にのせられ、オアゲートｇ３
２８，ｇ３０９の出力線３０９１，３０９２
とあわせて線３０９として出力される。ここで
は、オアゲートｇ３２９の出力によりセレクタＳ
３１０を制御することにより、演算器の使用要求
がなされ、かつこれが空きのときには、演算器番
号がそれ以外のときにはメモリ・リクエスタ番号
が選択されたとした。なお、線３０９の内容は
セレクタＳ３０２で選択され、線３２０に出力
される。線３２０はメモリ・リクエスタの空きを
示す信号線３２０１、演算器の空きを示す信号線
３２０２、メモリ・リクエスタ又は演算器の番号
を示す信号線３２０３からなり、それぞれに線
３０９１〜３０９３の信号がレクタＳ３０２に
より選択的に出力される。セレクタＳ３０２は線
３０９と３１１を入力線３２１が“０”か
“１”から応じて選択するもので、今の場合は後
述べするように入力線３２１は“０”である。
こうして線３２０に要求リソースの内、空いて
いるリソース番号が出力される。線３２０は、
デコーダｂ３０２にも入力されRSSWレジスタｒ
３０４の各ビツトのセツトに使用される。ここ
で、デコーダｂ３０２は、メモリ・リクエスタ番
号のデコーダｂ３０２２と、演算器番号のデコー
ダｂ３０２１とから成り、それぞれ、デコーダ有
効端子Ｅを有していて、Ｅが“１”のときのみデ
コード入力信号要デコードする。デコーダｂ３２
０１のデコード有効端子Ｅには線３２０のう
ち、演算器の空きを示す線３２０２がデコード
される入力信号端子には番号を示す線３２０３
が接続されている。同様に、デコーダｂ３０２２
のデコード有効端子Ｅには、線３２０のうち、
メモリ・リクエスタの空きを示す線３２０１
が、デコードされる信号としては、番号を示す線
３２０３が接続されている。デコーダｂ３０２
１，Ｂ３０２２の出力は対応したRSSWレジスタ
ｒ３０４を構成する４つのフイールドｒ３０４１
〜ｒ３０４４（これらはいずれもフリツプフロツ
プからなる）のセツト端子Ｓに接続され、線３
２０１，３２０３から入力される空きのリソー
ス番号に対応した、S0，S1，A0，A1の各フイー
ルドのいずれかがセツトされる。こうして、回路
ｂ３０５によりリソース使用チエツクがなされる
とともに、チエツク結果に応じて、RSSWレジス
タｒ３０４が更新される。 次に、第３図に戻つてDIレジスタｒ３０２中
にある命令が使用するベクトルレジスタ使用に関
するチエツクについて述べる。第１のチエツク
は、DGレジスタｒ３０５中に示される使用要求
ベクトルレジスタ番号、使用形態（読出し／書込
み）と、RGSWレジスタｒ３０６中にあるベク
トルレジスタ使用状況により、レジスタ使用チエ
ツク回路ｂ３０７がDIレジスタｒ３０２内の命
令が要求するベクトルレジスタが現在使用可能か
否かをチエツクすることである。今の場合、命令
キユーレジスタｑ３０１内に命令がないと仮定し
ている。しかし一般的に命令キユーレジスタｑ３
０１にリソース空き待ち命令が蓄えられており、
DIレジスタｒ３０２中にある命令を命令キユー
レジスタｑ３０１にすでに貯えられた命令を追越
して実行したとき、ベクトルレジスタ使用順序上
の矛盾がないかをレジスタ競合チエツク回路ｂ３
０９〜ｂ３１１にてチエツクする必要がある。こ
れが第２のチエツクである。なお、本実施例では
この第１、第２のチエツクはベクトルレジスタの
みについて行ない、ベクトルアドレスレジスタＵ
５、ベクトルアドレス増分レジスタＵ６について
は行なわない。本実施例では、簡単化のために、
これらのレジスタの内容の変更はなく、二つのメ
モリ・リクエスタが同時にこれらのレジスタを読
出せるように構成されている（詳細後述）。この
ため、これらのレジスタ使用の可否についてチエ
ツクする必要がない。 第６図ａは、レジスタ使用チエツク回路ｂ３０
７の詳細をDGレジスタｒ３０５とRGSWレジス
タｒ３０６を含めて表わしたものである。DGレ
ジスタｒ３０５中のR1フイールドｒ３０５１と、
RGSWレジスタｒ３０６の出力に基づき、第１
レジスタ使用チエツクｂ３０７１は第６図ｂに示
す場合のみレジスタ使用可と判断する。すなわ
ち、レジスタの使用要求がベクトルレジスタに対
する書込みのとき（V1＝W1＝１ GN1＜８）に
は、番号GN1のベクトルレジスタが未使用のと
き（Wi＝Ri＝０，ｉ＝GN1）、使用要求がベク
トルレジスタの読出しのとき（V1＝１，W1＝０
GN1＜８）には、その番号GN1のベクトルレ
ジスタが未使用または書込み中のとき（Ri＝０，
ｉ＝GN1）にのみ使用可と判断し、アンドゲー
トｇ３４３に“１”を出力する。V1ビツトが
“０”のときには、ベクトルレジスタが使用可と
し、この場合にもアンドゲートｇ３４３に“１”
を出力する。同様に、DGレジスタｒ３０５のR2
フイールドｒ３０５２，R3フイールドｒ３０５
３についてもそれぞれ第２，第３使用チエツク回
路ｂ３０７２，ｂ３０７３にて全く同様に基準で
チエツクされ、アントゲートｇ３４３に結果が入
力される。こうして、R1，R2，R3フイールドが
指定するベクトルレジスタがいずれも使用可のと
きに、線３１３にベクトルレジスタ使用可を示
す信号“１”が出力される。 なお、レジスタ使用チエツクｂ回路３０７は、
DIレジスタｒ３０２内の命令が必要とするベク
トルレジスタが先行する命令により現在書込み中
であつても、そのレジスタが使用可能と判断する
点に特徴がある。これは、後述するように本実施
例においれは、ベクトル要素を書込み中のベクト
ルレジスタに対してこの書込み動作に並行して読
出し動作を行えるように、ベクトルレジスタのチ
エイニングがなされるからである。 第７図はレジスタ競合チエツク回路ｂ３０９，
ｂ３１１の詳細を示す。レジスタ競合チエツク回
路ｂ３０９は第１〜第３のレジスタ競合チエツク
回路ｂ３０９１〜ｂ３０９３からなり、それぞれ
によりDGレジスタｒ３０５のR1〜R3フイール
ドｒ３０５１〜ｒ３０５３にて指示されるベクト
ルレジスタ使用要求をQGレジスタｑ３０３にて
指示されるベクトルレジスタ使用要求の競合をチ
エツクする。これらの回路の出力は競合がないと
きに、“１”となる。（詳細後述）。アンドゲート
ｇ３５３は、これらのチエツク回路ｂ３０９１〜
ｂ３０９３の出力がいずれも“１”をオアゲート
ｇ３５９を介して線３１５に出力する。一方オ
アゲートｇ３５９には、反転ゲートｇ３５６の出
力も入力されている。したがつて、反転ゲートｇ
３５６への入力線３２５が“０”のときも、線
３１５に競合なしを示す信号“１”が出力され
るようになつている。レジスタ競合チエツク回路
ｂ３１０，ｂ３１１も回路ｂ３０９と同じ構成を
有し、アンドゲートｇ３５４，ｇ３５５又は、反
転ゲートｇ３５７，ｇ３５８，オアゲートｇ３６
０，ｇ３６１により線３１６，３１７上に競
合チエツク結果を出力する。 線３２３〜３２５は、フリツプフロツプｆ
３０４〜ｆ３０６（第３図）に接続されている。
これらのフリツプフロツプは、命令キユーレジス
タｑ３０１（第７図）中のレジスタQIR０〜QIR
２の各々に対応して設けられ、これらのレジスタ
内に命令が存在するときにセツトされる（詳細後
述）。 今の場合には、命令キユーレジスタｑ３０１に
命令はないとしているので、これらのフリツプフ
ロツプはセツトされておれず、その出力線３２
３，３２４，３２５は“０”となつている。
したがつて、線３１５〜３１７の出力はすべ
て１である。こうして命令キユーレジスタｑ３０
１中に命令が内場合には競合チエツク回路ｂ３０
９〜ｂ３１１の出力とは無関係にベクトルレジス
タの競合がないことを示す信号を作り出してい
る。 再び第３図に戻つて説明する。レジスタ競合チ
エツクｂ３０９〜ｂ３１１から出力線、３１５
〜３１７は、上述に述べたように“１”になつ
ている。したがつてこれらを入力するアンドゲー
トｇ３０１の出力３２２は１となつている。今
の場合にはレジスタ使用チエツク回路ｂ３０７の
出力線３１３も、ベクトルレジスタが使用する
ことが習きるのと前提から、“１”になつており、
したがつてアンドゲートｇ３０２の出力も“１”
である。また、リソース使用チエツク回路ｂ３０
５の出力線３１０も、リソースが使用すること
ができるのと前提から“１”になつている。さら
に、DIレジスタｒ３０２に有効な命令があるこ
とを示すフリツプフロツプｆ３０２の出力線３
０２も“１”となつている。後述のように、アン
ドゲートｇ３０５の出力は“０”のため、反転ゲ
ートｇ３１０の出力は“１”となつている。この
ような状態のとき、アンドゲートｇ３０４の出力
も“１”となり、従つて、オアゲートｇ３０６の
出力線３３０を介してフリツプフロツプ，ｆ３
０３がセツトされる。このフリツプフロツプｆ３
０３はタイミングのみでセツト／リセツトされる
Ｄタイプフリツプフロツプで、命令起動信号ST
を線１０により、ベクトルレジスタユニツトＵ
４、メモリ・リクエスタＵ１０、UYY、円鎖器
Ｕ２０，Ｕ２１に送出する（第１図参照）。また、
命令キユーレジスタｑ３０１中に命令がないこと
から、レジスタQIR０〜QIR２に命令があるとき
に、“１”がセツトされる対応のフリツプフロツ
プｆ３０７からｆ３０６の出力はいずれも“０”
であり、その出力線３２３〜３２５が入力さ
れているセレクタＳ３０３の出力もセレクタＳ３
０３の選択動作（詳細後述）に無関係に“０”と
なつている。従つて、この出力線３２６が入力
されているアンドゲートｇ３０５の出力線３２
１も“０”となる。セレクタＳ３０１，Ｓ３０
２，Ｓ３０４は、それぞれDIレジスタｒ３０２
の出力線３０３上のオペコード、リソース使用
チエツク回路ｂ３０５の出口線３０９上のリソ
ース使用要求（リソース種類、番号）およびDG
レジスタｒ３０５の出力線３０７上のベクトル
レジスタ使用要求（レジスタ番号、使用形態）を
選択して、それぞれEIレジスタｒ３０８、ESレ
ジスタｒ３０９，EGレジスタｒ３１２にセツト
する。セツトは線３３０により指示される。な
お、ベクトル長レジスタ（VLR）ｒ３０７には、
あらかじめ別の手段（図示せず）によつて処理す
べきベクトル長（VL）の格納されているとする。
これらのレジスタの内容は、線１１〜１４に
よつて、ベクトルレジスタユニツトＵ４、各リソ
ースＵ１０，Ｕ１１，Ｕ２０，Ｕ２１に送出され
る。これにより、命令実行の起動が指令されるこ
とになる。 なお、ここでは、DIレジスタｒ３０２中の命
令はすぐに起動可能であるので命令キユーレジス
タｑ３０１に入れる必要はない。今の場合、アン
ドゲート、ｇ３０３の出力が“１”であることか
ら、反転ゲートｇ３０８の出力は“０”となり、
この出力が入力されているアンドゲートｇ３０３
の出力線３２７が“０”となつている。こうし
て、この信号線３２７により制御される命令キ
ユーレジスタｑ３０１へのDIレジスタｒ３０２
の内容の入力がおさえられる、また同様に、レジ
スタｑ３０２，ｑ３０３への新たな入力も禁止さ
れる。命令キユーレジスタｑ３０１中に命令が存
在することを示すフリツプフロツプｆ３０４〜ｆ
３０６へのセツト、次にセツトすべき命令キユー
レジスタｑ３０１中の場所を示すインポインタ
aIP，ｒ３１０等の更新を抑止する。 また、命令の起動にともない、使用するリソー
ス状態を管理するFSSWレジスタｒ３０４、ベク
トルレジスタの状態を管理するRGSWレジスタ
ｒ３０６を変更する必要がある。このうち、
RSSWレジスタｒ３０４の変更については、第５
図の説明において述べたRGSWレジスタｒ３０
６の状態の変更については、次のようにする。す
なわち、セレクタ、Ｓ３０４により選択された
DGレジスタｒ３０５の出力が、デコーダｂ３０
４に送られて、そこでベクトルレジスタの番号、
読出し、書込み等が解読され、対応するRGSW
レジスタｒ３０６中のビツトが“１”にセツトさ
れる。すなわち、DGレジスタｒ３０５のフイー
ルドRi（ｉ＝１〜３）ごとに、Vi＝１であること
を条件に、Wiが１か否かに応じてRGSWレジス
タＲ３０５のWj（ｊ＝GNi）又はRjを１にする。
また、RGSWレジスタは後述するように、ベク
トルレジスタの書込み又は読出しが終了したこと
を示す信号がベクトルレジスタユニツトＵ４から
線１５，１６を介して入力されたとき、この
信号で指定されるフイールドRj又はWjをリセツ
トする。 （ａ−２） 命令キユーレジスタｑ３０１内に
命令がなく、DIレジスタｒ３０２内の命令
に対して起動がかけられず、これを命令キユ
ーレジスタｑ３０１に入れる場合。 これはDIレジスタｒ３０２中にある命令ぎ必
要とするリソース（演算器または、メモリ・リク
エスタ）またはベクトルレジスタが使用可能でな
いときに生じる。 DIレジスタｒ３０２内の命令が使用するリソ
ースおよびベクトルレジスタの使用状況のチエツ
クについては、第５〜７図に従つて、（ａ−１）
の説明にて述べた通りである。今の場合リソース
およびベクトルレジスタの使用状況のチエツクの
結果、DIレジスタｒ３０２中にある命令が要求
するリソースイが使用中のため、リソース使用チ
エツク回路ｂ３０５の出力３１０が“０”にな
る。また、DIレジスタｒ３０２内の命令が要求
するベクトルレジスタが使用可能の場合には、レ
ジスタ使用チエツク回路ｂ３０７の出力３１３
が“０”になる。いずれの場合もアンドゲートｇ
３０４の出力は“０”、従つて、反転ゲートｇ３
０８の出力は“１”となる。また、命令キユーレ
ジスタ中に命令がないので、（ａ−１）の説明で
も述べたように、セレクタＳ３０３の出力線３
２６は“０”であるから、アンドゲートｇ３０５
の出力は“０”である。このため、フリツプフロ
ツプｆ３０３は何もセツトされず、命令起動信号
STは線１０に出力されない。反転ゲートｇ３
０８の出力が“１”であり、かつフリツプフロツ
プｆ３０２の出力も“１”であるのでアンドゲー
トｇ３０３の出力線３２７が“１”となる。こ
れによつて、命令を命令キユーレジスタに入れる
動作が、次のように行なわれる。 命令キユーレジスタｑ３０１の詳細を第４図に
示す、第４図において、命令キューレジスタへの
セツト信号Ｓが線３２７にセツトすべきレジス
タの番号として、インポインタ（IP）レジスタ
ｒ３１０の出力IPが線３２８を介して送られ
てくると、それぞれデコーダｂ３３０のデコード
有効端子Ｅおよびデータ端子に入力され、デコー
ドされる。その結果、線３２７が“１”のとき
に線３２８の内容がデコードされ、その結果、
指定されたレジスタｒ３５０〜ｅ３５２のいずれ
かに、入力線３０３の内容がセツトされる。以
上が命令キユーレジスタｑ３０１へのセツトであ
る。なお、後に述べる命令キユーレジスタの読出
し動作についてもここで述べておく。読出しと
は、アウト・ポインタ（OP）レジスタr311（第３
図）の出力OPにより指定される番号のレジスタ
ｒ３５０〜ｒ３５１の内容を出力することで、こ
れは、各レジスタｒ３５０〜ｒ３５２の出力が接
続されているセレクタＳ３５０の選択制御をOP
レジスタｒ３１１の出力線３２９により行なう
ことで実現できる。 なお、QSレジスタｑ３０２はレジスタｒ３５
０〜ｒ３５２が必要とするビツト数の違いを除い
て、命令キユーレジスタｑ３０１と同一構造であ
る。QGレジスタｑ３０３は、レジスタｒ３５０
〜ｒ３５２が必要とするビツト数の違いの他に、
レジスタｒ３５０〜３５２からセレクタＳ３５０
を介さずに直接出力する信号線がさらに別に設け
られている点で命令キユーレジスタｑ３０１と異
なるのみである。 再び第３図に戻つて説明する。こうして命令コ
ード、その命令が使用するリソース種類等、およ
びレジスタの番号等をそれぞれ命令キユーレジス
タｑ３０１〜ｑ３０３に登録すると、これらの命
令キユーレジスタに命令が存在することを示すフ
リツプフロツプｆ３０４〜ｆ３０６のうち、今回
登録したレジスタQIRi（ｉ＝０，1or2）に対応す
るフリツプフロツプをセツトする。この動作は、
線３２７が“１”となり、これがデコーダｂ３
１２のデコード有効端子に入力され、データ端子
に入力された（出力線３２８）の上のIPで指
定される番号のフリツプフロツプｆ３０４〜ｆ３
０６のいずれかがデコーダｂ３１２によりセツト
されることにより実現される。以上が終了する
と、IPレジスタｒ３１０が更新される。IPレジ
スタｒ３１０の出力線３２８は３進カウンタｂ
３１４に入力され、次のIPの値が作成され、線
３２７が“１”となると、IPレジスタｒ３１
０に、次のポインタの値がセツトされる。３進カ
ウンタｂ３１４は、入力が０，１，２に従つて、
１，２，０を出力するものである。 なお、命令キューレジスタ（ここでは３つまで
の命令がキューイングできる）のすべてに命令が
入つてしまうと、それ以上命令を入れることはで
きないので、命令読出しユニツトＵ２（第１図参
照）からの命令送出を抑止する必要がある。これ
は、命令キューレジスタ中に命令が存在すること
を指定するフリツプフロツプｆ３０４〜３０６の
出力をアンドゲートｇ３０９に入力し、この出力
線７を命令読出しユニツトＵ２に送出すること
により実現される。 以上のごとくにして、起動待ちの命令が、それ
らの解読順序にしたがつて、命令キユーレジスタ
ｑ３０１にストアされる。 （ｂ−１） 命令キユーレジスタにある命令を
起動する場合。 これは、命令キユーレジスタｑ３０１内に命令
があり、これが必要とするリソースおよびベクト
ルレジスタが使用可能のときに生じる。 これは、DIレジスタｒ３０２中の命令の有無
あるいはその命令の起動可否に関係しない。この
場合、DIレジスタｒ３０２中に命令がある場合
にはその命令は実行されないので（ａ−２）に述
べた手順に従つて、DIレジスタｒ３０２中の命
令が命令キユーレジスタｑ３０１に登録される。
以下では、命令キユーレジスタｑ３０１から命令
をとり出して起動する処理について述べる。 命令キユーレジスタｑ３０１から命令を取出し
て起動する処理は、DIレジスタｒ３０２なかの
命令を起動する場合とよく似ている。すなわち、
命令キユーレジスタｒ３０１中のアウトポインタ
レジスタｒ３１１で指定さレル命令と、DIレジ
スタｒ３０２中の命令を入れ替えて考えればよ
い。 命令を起動するには、必要なリソースおよびベ
クトルレジスタが使用へ能状態にあることが必要
であることは（ａ−１）でも述べた。 命令キユーレジスタｑ３０１内の命令が使用す
るリソースの空きのチエツクは、第３図のリソー
ス使用チエツク回路ｂ３０６で、ベクトルレジス
タの使用可否のチエツクは、同じく第３図のレジ
スタ使用チエツク回路ｂ３０８にて行なわれる。 リソース使用チエツク回路ｂ３０６の詳細は、
第５図に示した通りチエツク回路ｂ３０５と同じ
である。アウトポインタ、OPによつて選択され
た命令キユーレジスタｑ３０１中の命令が要求す
るリソースの種類は、QSレジスタｑ３０２から
線３１８を介して入力される。一方、リソース
の状態がRSSWレジスタｒ３０４から入力されて
いる。これらが、アンドゲートｇ３２４〜ｇ３２
７によつて比較されて、リソースの空きがチエツ
クされ、その結果、オアゲートｇ３３０，ｇ３３
１，ｇ３３３、エンコーダｂ３２２，ｂ３２３、
セレクタＳ３１１等によつて最終的にはリソース
が空いていることを示す線３１２と、リソース
の種類、番号を示す線３１１に結果がのせられ
る。以上の動作は、DSレジスタｒ３０３と
RSSWレジスタｒ３０４とのチエツクにより、線
３１０と３０９に結果がのせるリソース使用チ
エツク回路ｂ３０５の動作とまつたく同一なの
で、詳細の説明を省く。 レジスタ使用チエツク回路ｂ３０８の構成はチ
エツク回路ｂ３０７と同じであり、その動作は、
第６図ａにおいて、DGレジスタｒ３０５の出力
のかわりに、第３図におけるQGレジスタｑ３０
３の出力線３１９を接続した場合の回路ｂ３０
７の動作と同一である。チエツクの結果は、レジ
スタ使用チエツク回路ｂ３０８の出力線３１４
（第３図）に乗せられる。 再び第３図に戻つて説明する。リソース使用チ
エツク回路ｂ３０６からリソースに空きがあるこ
とを示す信号線３１２に“１”が出力され、こ
のときのリソースの種類、番号が線３１１に出
力され、さらに、レジスタ使用チエツク回路ｂ３
０８からベクトルレジスタが使用可能であること
を示す信号線３１４に“１”が出力され、か
つ、フリツプフロツプｆ３０４〜ｆ３０６の出力
をそれぞれアウトポインタOPが０〜２のときに
選択するセレクタＳ３０３の出力線３２６が
“１”（アウトポインタで指定される、命令キユー
レジスタ内のレジスタQIRiに起動可能な命令が
あることを意味する）になると、アンドゲートｇ
３０５の出力線３２１が“１”になる。この出
力線３２１が“１”になると、セレクタＳ３０
１，Ｓ３０２，Ｓ３０４はそれぞれ命令キユーレ
ジスタｑ３０１の出力線３０４、リソース使用
チエツク回ｂ３０６からの出力線３１１および
QGレジスタｑ３０３からの出力線３１９の内
容を選択してそれぞれEIレジスタｒ３０８，ES
レジスタｒ３０９、EGレジスタｒ３１２に命令
コード、リソースの種類と番号およびレジスタ番
号および使用形態をセツトする。したがつて、命
令キユーレジスタｑ３０１内の命令の起動可能な
場合には、DIレジスタｒ３０２内の命令が起動
可能が否かに無関係に、前者の命令が起動される
ことが分かる。また、線３２１はオアゲートｇ
３０６を介してフリツプフロツプｆ３０３をセツ
トし、ベクトルレジスタユニツト、各リソースに
命令の起動信号STを線１０を介して送出する。
オアゲートｇ３０６の出力線３３０は、EIレ
ジスタｒ３０８ mESレジスタ３０９、EGレジ
スタｒ３１２のセツトの制御にも使用される。命
令起動については、（ａ−１）の説明とまつたく
同様である。さらに、線３２１上の“１”の信
号は、反転ゲートｇ３１０により、アンドゲート
ｇ３０１を閉じる。その結果、反転ゲートｇ３０
８の出力が“１”となり、DIレジスタｒ３０２
に命令が入つている場合（フリツプフロツプｆ３
０２が“１”の場合）には、線３２７を“１”
としてその命令を命令キユーレジスタに登録する
ように制御する。この処理は（ａ−２）に述べた
とおりである。また、線３２１は、デコーダｂ
３１３のデコード有効端子にも接続され、デコー
ダｂ３１３はアウトポインタ、OPで指定される
フリツプフロツプｆ３０４〜ｆ３０６のいずれか
をリセツトする。これは、OPで指定される命令
キユーレジスタ中の命令が取出され、起動される
ためである。最後に、線３２１はOPレジスタ
ｒ３１１のセツトに使用され、アウトポインタが
更新される。この更新の制御は、インポインタの
場合と同様、３進で行なわれる。３進の値の生成
は回路ｂ３１４と同じ構成の回路ｂ３１５にて行
なわれる。 （ｂ−２） 命令キユーレジスタ中に命令があ
るにもかかわらず、DIレジスタｒ３０２の
命令が先に起動される場合。 (1) 命令キユーレジスタ中の命令が要求するリソ
ースまたはベクトルレジスタが使用可能で、こ
の命令を鼓動することができない。かつ、 (2) DIレジスタｒ３０２中にある命令が要求す
るリソース又はベクトルレジスタが可能であ
り、かつ、命令キユーレジスタｑ３０１中に備
えられている命令と、DIレジスタｒ３０２中
にある命令間でベクトルレジスタの競合がな
い。 命令キユーレジスタｑ３０１中にある命令を追
越して、DIレジスタｒ３０２中の命令を先に起
動するには、レジスタの競合がないこと、すなわ
ち、命令キユーレジスタｑ３０１中にある命令に
変更するベクトルレジスタを、DIレジスタｒ３
０２中の命令が使用しないこと、また命令キユー
レジスタｑ３０１中にある命令にて読出すベクト
ルレジスタについては、DIレジスタｒ３０２中
の命令が変更しないことが必要である。命令キユ
ーレジスタ中の命令で読出すのみに用いられるベ
クトルレジスタを、DIレジスタ中の命令で読出
すことについては、命令の追越しをしてもレジス
タの読出す順序が逆転するだけなので、問題はな
い。以上述べたレジスタ競合チエツクを行なう回
路が、第３図の回路ｂ３０９〜ｂ３１１である。
この詳細を第７図に基づき説明する。 第７図の回路の詳細は、回路ｂ３０９１〜ｂ３
０９３の詳細を除き、すでに説明した。 第１レジスタ競合チエツク回路ｂ３０９１は
DGレジスタｒ３０５のRIフイールドｒ３０５１
とQGR0レジスタｇ３０３０のR1〜r3フイールド
とを比較し、次の条件のいずれかが満たされない
場合に、レジスタ競合なしを示す信号“１”をア
ンドゲートｇ３５３に出力する。 (1) DGレジスタのＶ１＝１，Ｗ１＝０のとき、
レジスタQGR０の一つのフイールドRjにおい
て VJ＝WJ＝１、GNJ＝DGレジスタのGN1 (2) DGレジスタのＶ１＝１，Ｗ１＝１のとき、
レジスタQGR０の一つのフイールドRjにおい
て Vi＝１、GNj＝DGレジスタのGN1 同様に、DGレジスタのR2フイールドｒ３０５
２，R3フイールドｒ３０５３についてそれぞれ
第２、第３レジスタ競合チエツク回路ｂ３０９
２，ｂ３０９３が同様のチエツクをする。 一方、命令キユーレジスタ中に実行可能な命令
が入つていることを示すフリツプフロツプｆ３０
４（第３図参照）の出力が線３２３を介してア
ンドゲートｇ３５３に入力され、アンドゲートｇ
３５３の入力がすべて“１”のとき、その出力が
オアゲートｇ３５６を経て、線３１５に乗せら
れる。こうして、DGレジスタｒ３０５で指定さ
れるベクトルレジスタが、レジスタQGR０にて
指定されるいずれのベクトルレジスタとも競合し
ないか否かがチエツクされる。これと同様に、
DGレジスタｒ３０５で指定されるベクトルレジ
スタと、レジスタQGR１で指定されるベクトル
レジスタの競合関係がチエツク回路ｂ３１０で、
DGレジスタｒ３０５で指定されるベクトルレジ
スタと、レジスタQGR２で指定されるベクトル
レジスタの競合関係がチエツクｂ３１１でチエツ
クされ、その結果がそれぞれアンドゲートｇ３５
４，ｇ３５５を経て、オアゲートｇ３６０，ｇ３
６１の出力線、３１６，３１７にのせられ
る。 DIレジスタｒ３０２中にある命令が要求する
リソースおよびレジスタ使用状況のチエツクにつ
いては、（ａ−１）の処理の説明にて詳細を述べ
たとおりである。 チエツク結果、第３図においてリソース使用チ
エツク回路ｂ３０５の出力として、線３１０に
リソースが空いていることを示す“１”の信号
が、線３０９にリソースの種類、番号がレジス
タ使用チエツク回路ｂ３０７の出力として、線
３１３にベクトルレジスタが使用可能であること
を示す“１”の信号が出力される。一方、命令キ
ユーレジスタ中のアウトポインタOPで指定され
る命令が使用するリソースまたはベクトルレジス
タのいずれか一方または双方とも使用可能でない
ので、リソース使用チエツク回路ｂ３０６の出力
線３１２または、リソース使用チエツク回路ｂ
３０８の出力線３１４の少くともいずれか一方
は“０”になつている。また、命令キユーレジス
タに命令が存在することから、セレクタＳ３０３
の出力線３２６は“１”に、DIレジスタｒ３
０２に命令が存在することから、線３０２も
“１”になつている。 このような状況のもまで、アンドゲートｇ３０
５の出力線３２１“１”とはならない。今の場
合、DIレジスタ中の命令と、命令キユーレジス
タ中の命令が要求するレジスタ間で競合がないと
仮定しているので、線３１５〜３１７が
“１”となり、アンドゲートｇ３０１の出力が
“１”となる、。アンドゲートｇ３０１の出力と、
線３１３が入力されるアンドゲートｇ３０２の
出力が“１”となり、この出力“１”と線３１
０と、DIレジスタに有効な命令が入つているこ
とを示す線３０２と、線３２１を反転ゲート
ｇ３１０で反転した出力の４つの信号とが入力さ
れているアンドゲートｇ３０４の出力が“１”と
なる。以後、命令を起動するまでの処理は（ａ−
１）のおけるDIレジスタ中の命令起動処理とま
つたく同様である。なお、アンドゲートｇ３０４
の出力が“１”のため、その出力を反転ゲートｇ
３０８で反転した結果が入力されているアンドゲ
ートｇ３０３の出力線３２７、および先に述べ
た線３２１はいずれも“０”のため、IPおよ
びOPはいずれも更新されることはなく、また、
命令キユーレジスタに命令が存在することを示す
フリツプフロツプｆ３０４〜ｆ３０６の状態も変
らない。 命令制御ユニツトの変形例 以上、命令制御ユニツトＵ３（第１図参照）の
詳細を述べた、本実施例においては、命令実行の
追越しは、DIレジスタｒ３０２と命令キユーレ
ジスタとの間でのみ行なわれ、命令が一旦、命令
キユーレジスタに入つてしまうと、命令キユーレ
ジスタに入つた順にアウトポインタでとり出され
ていくので、命令キユーレジスタの間での命令実
行の追越しはおこなわれない。しかし、この命令
キユーレジスタ内の命令の間の追越し実行も、
DIレジスタ内の命令ろ命令キユーレジスタ内の
命令の間の追越し実行とどうように制御すれば、
容易に実現することができる。この場合には、命
令キユーレジスタ上の命令について、実行順序を
記憶しておく必要がある。また、命令キユーレジ
スタへの命令の登録も、インタポインタ（IP）
による順序通りの登録ではなく、空いたレジスタ
への登録となる。 第８図は、これを実現するための回路の内、第
３図に回路と相違する部分を主に示したものであ
る。図において、フリツプフロツプｆ３０４，ｆ
３０５，ｆ３０６は、命令キユーレジスタに有効
な命令が入つていることを示す（入つているとき
に“１”とするフリツプフロツプで、第３図のフ
リツプフロツプｆ３０４〜ｆ３０６と同一のもの
である。このフリツプフロツプの出力を反転ゲー
トｇ３８０〜ｇ３８２で反転後、ブライオリデ
イ・エンコーダｂ３９５に入力すると、出力に
は、空きの命令キユー内レジスタのうち、もつと
も番号の小さなものの番号ｉで出力される。本変
形例では、第３図のIPレジスタｒ３１０、３進
カウンタｂ３１４にかえ、反転ゲートｇ３８０〜
ｇ３８１、プライオリテイエンコーダｂ３９５を
用い、プライオリテイエンコーダの出力をインポ
インタIPとして、第３図のIPのかわりに使用す
る。 また、命令キユーレジスタｑ３０１中の命令の
起動順序を記憶しておく必要があり、このため、
本変形例では、フリツプフロツプｆ３８０〜ｆ３
８２と実行順序変更回路ｂ３９３が第３図の回路
に追加される。命令キユーレジスタｑ３０１に
IP＝０〜２でもつてそれぞれセツトされた命令
をQ0，Q1，Q2と名づけること、これらの命令
を、 Q0→Q1→Q2 Q0→Q2→Q1 Q1→Q2→Q0 Q1→Q0→Q2 Q2→Q0→Q1 Q2→Q1→Q0 の順に起動する場合があり得る。この６つの状態
をフリツプフロツプｆ３８０〜ｆ３８１で記憶す
る。フリツプフロツプｆ３８０，ｇ３８１，ｆ３
８２の記憶情報とこのときの命令実行順序の関係
は次の表のとおりである。

【表】

【表】 命令の実行順序の変更は、フリツプフロツプｆ
３０４〜ｆ３０６が“１”から“０”（使用中か
ら非使用知）になつたときに行なわれる。この変
更を制御するのが変更制御回路b393である。回
路ｂ３９３には、フリツプフロツプｆ３０４〜ｆ
３０６の出力３２３〜３２５と現在の起動状
態を表わすフリツプフロツプｆ３８０〜ｆ３８２
の出力３９６〜３９８が入力され、次の起動
状態が線３７６〜３７８に出力されて、再び
フリツプフロツプｆ３８０〜３８２にセツトされ
る。回路ｂ３９３の内部では、命令キユーレジス
タｑ３０１内の一つの命令が起動され線３２３
〜３２５が“１”から“０”に変化した時点を
とらえ、次のように線３９６〜３９８の内容
から、出力を作成し、線３７６〜３７８にの
せる。 すなわち、命令キユーレジスタｑ３０１内の残
りの二つの命令を先ず起動し、かつ、このとき、
この二つの命令の起動順序はそれまでにフリツプ
フロツプｆ３８０〜ｆ３８２が指定していた順序
とし、これらの二つの命令の起動後に、今回起動
された命令のかわりに新たに命令キユーレジスタ
にストアされた命令を起動するように、フリツプ
フロツプｆ３８０〜ｆ３８２をセツトする。

【表】

【表】 なお、線３２３〜３２５が同時に“１”→
“０”になることはない。なぜならば一命令ずつ
起動するからである。 命令キユーレジスタｑ３０１中のいずれの命令
をも起動可能とするためには、命令キユーレジス
タ中のすべての命令について、リソースおよびベ
クトルレジスタの使用状況のチエツクを行ない、
かつ、命令キユーレジスタ上のすべての命令間の
ベクトルレジスタの競合のチエツクを行なう必要
がある、第８図においてレジスタｑ３０２０〜ｑ
３０２２（QSR0／1/2）は命令キユーレジスタ
ｑ３０１中の命令が要求するリソースの種類を保
持するもので、第３図のQSレジスタｑ３０２中
にあるものである。ただし、本変形例において
は、各レジスタｑ３０２０〜Ｑ３０３０から、
OPとは無関係に直接リソース使用要求を送出す
る信号線が設けられている。この各命令のリソー
ス要求と、リソース状態を管理する。RSSWレジ
スタｒ３０４の内容が、第３図のリソース使用チ
エツク回路ｂ３０６にかえて本変形例で設けられ
たリソース使用チエツク回路ｂ３８０〜ｂ３８２
でチエツクされ、それぞれからリソースが空いて
いるかどうかを示す信号が線３８０〜３８２
に、使用可能がリソースの種類と番号が線３８
３〜３８５に出力される。リソース使用チエツ
ク回路ｂ３８０〜ｂ３８２は、第５図で説明した
回路ｂ３０５とまつたく同一構成を有する。第８
図において、QGR０〜QGR２レジスタｑ３０３
０〜ｑ３０３２は、命令キユー中の各命令が要求
するレジスタの番号等を記憶しているもので、第
３図のQGレジスタｑ３０３中にあるものであ
る。この各命令のレジスタ要求と、ベクトルレジ
スタの状態を管理するRGSWレジスタｒ３０６
の内容が、本変形例において新たに設けられたレ
ジスタ使用チエツク回路ｂ３８３〜ｂ３８５でチ
エツクされ、要求するすべてのベクトルレジスタ
が使用可能かどうかを示す信号が３８６〜３
８８に出力される。これらのレジスタ使用チエツ
ク回路は、第６図で説明した回路ｂ３０７とまつ
たく同一である。また、各命令の要求するベクト
ルレジスタ間の競合をチエツクするために、本変
形例で新たに設けられたレジスタ競合チエツク回
路ｂ３８６〜ｂ３９１が使用される。命令キユー
レジスタ中の各命令の実行順序がどのようなもの
でも許されるようにしたい。命令キユーレジスタ
中に３命令分保持できる場合には、ある命令が極
の２命令に優先して起動させるために２つのチエ
ツク回路が必要で、それが３命令分必要であるか
ら、計６個のレジスタ競合チエツク回路ｂ３８６
〜ｂ３９１が必要となる。回路ｂ３８６は、
QGR０のR1〜R3フイールドとQGR１のR1〜R3
フイールドとが入力され、前者が後者の各々に対
してレジスタ競合チエツクを行い、いずれのフイ
ールドにもレジスタ競合が検出されないとき、線
３９０に“１”を出力する。第７図のレジスタ
競合チエツク回路ｂ３０９と同一構成を有する。
回路ｂ３８６には、フリツプフロツプｆ３０５の
出力線３２４も入力されており、回路ｂ３０９
（第７図）と同様に、この信号線３２４が“０”
のときには、無条件に線３９０に“１”を出力
する。同様に回路ｂ３８７は、QGR１の各フイ
ールドがQFR０の各フイールドに対してレジス
タ競合を有しないかをチエツクする回路である。
同様に回路ｂ６８８〜ｂ３９１はそれぞQGR２
に対してQGR１の、QGR１に対してQGR２の、
QGR０に対してQGR２のQGR２に対してQGR
０の、レジスタ競合をチエツクするものである。
これらのレジスタ競合チエツク回路ｂ３８６〜ｂ
３９１の出力線３９０〜３９５は命令選択回
路ｂ３９４に入力される。命令選択回路ｂ３９４
には、先に述べた、リソース使用チエツク回路ｂ
３８０〜ｂ３８２の出力線３８３〜ｂ３８５の
出力線３８６〜３８８、命令の起動順序を指
定するフリツプフロツプｆ３８０〜ｆ３８２の出
力および命令キユーレジスタ中に実行可能な命令
が入つていることを示すフリツプフロツプｆ３０
４〜ｆ３０６の出力線３２３〜３２５も入力
され、ベクトルレジスタ、リソースに空きがあ
り、かつベクトルレジスタに使用上、競合が生じ
ない命令キユーレジスタ中の命令が命令選択回
路、ｂ３９４にて選択されて、選択された命令の
命令キユーレジスタ中の番号がアウトポインタ
OPとして３２９に、命令キユーレジスタ中に
命令が選択されたことを示す信号が線３２１に
出力される。 命令選択回路ｂ３９４の詳細を第９図に示す。
アンドゲートｇ３８３には、フリツプフロツプｆ
３０４の出力線３２３、リソース使用チエツク
回路ｂ３８３の出力線３８６、レジスタ競合チ
エツク回路ｂ３８６，ｂ３９１の出力線３９
０，３９５が入力され、これらの入力がすべてが
“１”のときに、アンドゲートｇ３８３の出力線
３７０が“１”になる。これは命令キユーレジ
スタ中の第０番の命令Q0が実行してよいことを
示す。同様に、アンドゲートｇ３８４，ｇ３８５
にも命令キユーレジスタの第１、第２番に関する
信号線が入力され、線３７１，３７２に出力
される。線３７０〜３２７は、同時に“１”
になることもありうる。後３７０〜３７２はオ
アゲートｇ３８７に入力され、いずれか１つでも
命令実行が可能のときには、オアゲートｇ３８７
の出力線３２１を“１”とする。線３７０〜
３７２に出力された命令実行可能を示す信号か
ら、いずれを選択するかは命令実行順序判定回路
ｂ３９５にて行なわれる。回路ｂ３９５には、線
３７０〜３７２のほかに、命令実行順序を示
すフリツプフロツプｆ３８０〜ｆ３８２の出力線
３９６〜３９８が入力され、次のようにして
実行すべき命令キユーレジスタ上の番号が線３
２９に出力される。線３２９は実際には２本の
線３２９０（上位）、３２９１（下位）から
なり、２本での２進数00，01，10をあらわして、
命令キユーレジスタ内の命令の番号を示すことと
する。

【表】 命令選択回路ｂ３９４の出力である線３２
９、線３２１を、第３図においてそれぞれアウ
トポインタ（OP）レジスタｒ３１１の出力、線
３２９およびアンドゲートｇ３０５の出力線
３２１のかわりに使用すればよい。したがつて、
第３図のアウトポインタレジスタｒ３１１、３進
カウンタｂ３１５、セレクタＳ３０３、アンドゲ
ートｇ３０５は不用となる。 なお、第８図中のセレクタＳ３８０は命令キユ
ーレジスタ中の命令が要求するリソースの種類、
番号をアウトポインタ（線３２９上にある）に
従つて選択するもので、この出力線３１１が、
第３図のリソース使用チエツク回路ｂ３０６の出
力線のかわりに使用される。 以上のべたように、本発明により命令制御ユニ
ツトでは、読出された命令を次々と解読し、起動
できる命令は次々と起動し、起動できない命令は
命令キユーレジスタに入れていく。かつ、リソー
スが空きベクトルレジスタが使用可能となると、
ベクトルレジスタの使用順序に制約がないことを
条件に、解読した順序に関係なく命令を起動して
いくことにより、リソース、ボクトルレジスタが
空いている時間を短縮させ、より短時間に命令を
処理させることができる。 ベクトルレジスタユニツト (1) 概要 第１０図は、ベクトルレジスタユニツトＵ４
は、ベクトルレジスタ制御ユニツトＵ４０と、ベ
クトルレジスタデータユニツトＵ４１に分けられ
る。 ベクトルレジスタ制御ユニツトＵ４０では命令
制御ユニツトＵ３よりの指令にもとづいて、ベク
トルレジスタデータユニツトＵ４１中にあるベク
トルレジスタVRから必要なデータを読出し、演
算器Ｕ２０，Ｕ２１、メモリ・リクエスタＵ１
０，Ｕ１１（第５図）に送出する制御、および演
算器Ｕ２０，Ｕ２１、メモリ・リクエスタＵ１
０，Ｕ１１から送出されてくるデータをベクトル
レジスタVRに書込む制御を行なう。また、ベク
トルレジスタVRの使用の終了を命令制御ユニツ
トＵ３に知らせる。 ベクトルレジスタVRの各々は多数のベクトル
要素を保持するものであるが、ここでは従来技術
と同様、メモリ素子で構成されることとする。こ
のため、書込みまたは読出しアドレスを指示する
ためのアドレスカウンタ（詳細後述）がベクトル
レジスタVRごとに存在する。これらのアドレス
カウンタは、ベクトルレジスタ制御ユニツトＵ４
０より制御される。 ベクトルレジスタVRからのベクトル要素の読
み出しは、ベクトルレジスタ制御ユニツトＵ４０
の制御下で、次のように行なわれるのに注意すべ
きである。本実施例では、ある命令の実行によ
り、あるベクトルレジスタVRにベクトルデータ
の要素を書込み中のときに、そのベクトルレジス
タを読出したい後続の命令があれば、このベクト
ルレジスタへ任意数の要素が書込まれた時点で、
書込み動作と並行して読出し動作が開始されるよ
うに、ベクトルレジスタのチエイニングを行う。
しかも、このチエイニングでは、先行する命令に
よる書込み動作が間欠的に行なわれる場合には、
それに応じて後続の命令による読出しも間欠的に
行なわれる。さらに、ある命令が読出し用に二つ
のベクトルレジスタを用いる場合にあつては、こ
れらのベクトルレジスタの少くとも一方に一部の
ベクトルレジスタ要素しか書込みれていない場合
であつても、これらのベクトルレジスタに書込ま
れたベクトル要素の内、同一番号の要素を対にし
て読出す動作を開始する。しかも、これらのベク
トルレジスタへの残りの要素が間欠的に書込まれ
る場合には、同一番号の一対の要素が同時に読出
し可能になるごとに、この一対の要素を読出す。 演算器に供給されるベクトルデータは、通常、
主記憶から読出され、一旦ベクトルレジスタに入
れられ、そこから演算器に供給される。データの
読出しはマシンクロツクに同期して行なわれる
が、主記憶から読出されるベクトル要素は、主記
憶上の読出しの競合（たとえば２つのメモリ・リ
クエスタの同時動作時に生ずる）からマシンサイ
クルごとにベクトルレジスタに連続して書込まれ
るとは限らない。このとき、演算器に供給すべき
ベクトル要素データは、間欠的にベクトルレジス
タに到着し、書込まれていく。このような条件の
もとでも、書込みと並行して読出し動作（チエイ
ニング）を行ない、また、命令が二つのベクトル
レジスタを必要とするときには演算器に対し、２
つのベクトルレジスタの同一のベクトル要素番号
のベクトルデータを同時に供給するようにするこ
とにより、命令の実行開始を早めることができ
る。 （） ベクトルレジスタ制御ユニツトの概要 ベクトルレジスタ制御ユニツトＵ４０は第１１
図に示すように、命令起動制御回路ｂ４００と、
ベクトルレジスタVR０〜VR７の各々に対応し
たベクトルレジスタ制御回路ｂ４１０〜ｂ４１７
と、演算器Ｕ２０，Ｕ２１とメモリ・リクエスタ
Ｕ１０，Ｕ１１の各々に対応したオペランド制御
回路ｂ４２０，ｂ４２３と、オペランド制御回路
ｂ４２０，ｂ４２３からの出力をそれぞれ保持す
るフリツプフロツプｆ４００〜ｆ４０７、およ
び、リソース−レジスタ変換回路（以下Ｓ−Ｇ変
換回路とよぶ）ｂ４０１，ｂ４０４，ｂ４０５、
レジスタ−リソース変換回路（以下Ｇ−Ｓ変換回
路とよぶ）ｂ４０２，ｂ４０３から成る。Ｇ−Ｓ
変換回路ｂ４０２，ｂ４０３は、命令制御ユニツ
トＵ３により指定される読出し用一つ又は二つの
ベクトルレジスタ番号に対する、ベクトルレジス
タ制御回路ｂ４１０〜ｂ４１７のいずれか二つか
らの信号を、命令制御ユニツトＵ３により指定さ
れるリソース番号に対する、オペランド制御回路
ｂ４２０〜ｂ４２７の一つへ送出するものであ
り、Ｓ−Ｇ変換回路ｂ４０１（又は４０４とｂ４
０５）は命令制御ユニトＵ３により指定された番
号のリソース（又はこれに対するオペランド制御
回路ｂ４２０〜ｂ４２７）から送られてくる信号
を、命令制御ユニツトＵ３により指定された書込
み用のベクトルレジスタ番号に対応するベクトル
レジスタ制御回路ｂ４６０〜ｂ４６７の一つ（又
はこの番号のベクトルレジスタ）へ送出するもの
である。 まず、命令起動制御回路ｂ４００が命令制御ユ
ニツトＵ３より、起動信号（線１０上）、命令
コード（線１１上）、レジスタ番号（線１２
上）、リソース種類番号（線１３上）、処理ベク
トル長（線１４上）を受けとり、命令コードが
ベクトルレジスタの使用を必要とするもののとき
には、次のように動作する。 (1) Ｓ−Ｇ変換回路、ｂ４０１，ｂ４０４，ｂ４
０５，Ｇ−Ｓ変換回路、ｂ４０２，ｂ４０３に
変換に必要なリソース番号とベクトルレジスタ
番号、および、それらのセツト信号を送出す
る。 (2) ベクトルレジスタ制御回路ｂ４１０〜ｂ４１
７のうち、指定されたベクトルレジスタ番号の
ものに、書込み、または読出しの起動信号を出
す。 (3) オペランド制御回路ｂ４２０〜ｂ４２３のう
ち、指定されたリソースの種類と番号に対する
回路に、ベクトル長データと、そのセツト信
号、および、オペランドを１つしか使用しない
命令においては、それを指示する信号を出す。 命令実行時には、次のように制御信号が伝達さ
れる。ここでは、ベクトルレジスタ０および１か
らデータを読出して演算器０で演算し、結果をベ
クトルレジスタ７に書込み命令の実行時の動作に
ついて説明する。 ベクトルレジスタ０にてあるベクトル要素の読
出しが可能になると、ベクトルレジスタ制御回路
br１０からベクトルレジスタ読出し許可信号が線
４８０に出力される。同じく、ベクトルレジス
タ制御回路ｂ４１１からも線４８１に、ベクト
ルレジスタ１でのベクトルレジスタ読出し許可信
号が出力される。Ｇ−Ｓ変換回路ｂ４０２，ｂ４
０３にて線４８０，４８１の信号は、演算器
０に対する出力線４９０，５００に対えら
れ、オペランド制御回路ｂ４２０に入力される。
オペランド制御回路ｂ４２０は、これらのベクト
ルレジスタ読出し許可信号が同時に存在すること
を条件に１ベクトル要素ごと派ベクトルデータ送
出信号を作成し、線５２０に出力する。この信
号は、フリツプフロツプｆ４０１で一旦受けた
後、線４３にて演算器０にデータ有効信号とし
て送られる。一方、線５２０上のデータ送出信
号はＳ−Ｇ変換回路ｂ４０４，ｂ４０５にも入力
され、それぞれによりベクトルレジスタ番号０，
１に対応した線５４０，５５１に出力され、
それぞれ、オアゲートｇ４００又は４０１および
線４７０と４７１により、ベクトルレジスタ
データユニツトＵ４１（第１０図参照）中にある
ベクトルレジスタ０と１に対する読出しアドレス
カウンタ（後述）の更新に使用される。本発明で
は、ベクトル要素データ送出信号（線５２０上
にある）を作成した後、はじめて、ベクトルデー
タの読出し用のアドレスカウンタ（後述）を、次
のアドレスに更新する点が特長の一つである。実
際にデータをよみ出す動作は、２つ（ここではベ
クトルレジスタ０と１）のオペランドのデータ読
出しが可能になつたことを確認しなから行なうわ
けである。 さて、データ有効信号Ｖ（線４３上）と、ベ
クトル要素データが演算器０に送られ、演算され
る演算結果が線４５（第１０図）を介してベク
トルレジスタデータユニツトＵ４１に、データ有
効信号Ｖが線４６を介してベクトルレジスタ制
御ユニツトＵ４０に戻される。このデータ有効信
号Ｖは、Ｓ−Ｇ変換回路ｂ４０１により書込みベ
クトルレジスタ＃７に対応する線４３７に伝え
られる。線４３７の信号に応答して、ベクトル
レジスタ制御回路ｂ４１７は、ベクトルレジスタ
７への書込みアドレスカウンタ更新信号を線４
２７を介してベクトルレジスタデータユニツトＵ
４１に伝えるとともに、ベクトルレジスタ制御回
路ｂ４１７内にあり、ベクトルレジスタ＃７中の
どのベクトル要素まで書込みを行なつたのかポイ
ンタ（後述）の管理に使用する。このポインタ
は、ベクトルレジスタ７を書込みながら、後続の
命令でこのベクトルレジスタ読出しに使用する際
に、書込んだベクトル要素までを読出すように制
御するために使用される。 最終ベクトル要素を演算器０に送出する際に、
それが最終であることを指定するために、オペラ
ンド制御回路ｂ４２０から、ベクトルデータ送出
信号と同期して最終ベクトルデータ信号Ｅが線
５１０に出される。つまり、回路ｂ４２０は、命
令実行開始時にセツトされる処理ベクトル長を憶
えておき、この数だけ、ベクトルデータ送出信号
を出すと、最終ベクトルデータ信号を出すように
構成されている。この信号は、フリツプフロツプ
ｆ４００で一旦記憶された後演算器０に線４０
により送出され、最終演算結果と同期して、線
４４によりＳ−Ｇ変換回路ｂ４０１に戻されてく
る。線４４はＳ−Ｇ変換回路ｂ４０１によりベ
クトルレジスタ７に対応する線４２７に伝達さ
れ、ベクトルレジスタ制御回路ｂ４１７に入力
る。制御回路ｂ４１７はベクトルレジスタ７への
書込み動作を終了させるとともに、線１６に
て、命令制御ユニツトＵ３に、ベクトルレジスタ
７の書込が終了したことを伝える。一方、オペラ
ンド制御回路ｂ４２０からの出力線５１０上の
最終ベクトルデータ信号ＥはＳ−Ｇ変換回路ｂ４
０４，ｂ４０５にも入力されて、ベクトルレジス
タ０，１に対応する線５３０および５３１に
出力され、さらにオアゲートｇ４１０，ｇ４１１
を経て、線４６０，４６１により、ベクトル
レジスタ制御回路ｂ４１０，ｂ４１１に入力さ
れ、ベクトルレジスタの読出し動作を終了させる
とともに、線１５にて、命令制御ユニツトＵ３
に、ベクトルレジスタ０，１の読出しが終了した
ことを伝える。 （） 命令起動制御回路 第１２図に示すように、命令起動制御回路ｂ４
００は命令制御ユニツトＵ３よりそれぞれ線１
０〜１４を介して入力される命令起動信号ST、
命令コード使用レジスタ番号と使用形確、使用リ
ソース種類と番号、処理ベクトル長をそれぞれフ
リツプフロツプｆ４１０、レジスタRGR，ｒ４
００，RIG，ｒ４０１，RST，ｒ４０２，
RVIR，ｒ４０３にいずれも命令起動信号STに
応答してセツトする。 フリツプフロツプｆ４１０の出力は、Ｓ−Ｇ／
Ｇ−Ｓ本換回路ｂ４０２〜４０５（第１４図）他
への情報のセツト信号として、線４１９により
送り出されるとともに、内部での各種データ信号
の作成に使用される。 RGR，ｒ４００の内容から、Ｓ−Ｇ変換回路、
Ｇ−Ｓ変換回路（第１１図）に与えるレジスタ番
号と、ベクトルレジスタ制御回路、ベクトルレジ
スタデータユニツトに与える初期化／起動信号を
作成する。通常のベクトル命令では、R1フイー
ルドで書込みベクトルレジスタ、R2／R3フイー
ルドで読出しベクトルレジスタを使用する。この
ため、第１１図のＳ−Ｇ変換回路ｂ４０１には、
R1フイールドのレジスタ番号を、Ｇ−Ｓ変換回
路ｂ４０２，Ｓ−Ｇ変換回路ｂ４０４にはR″フ
イールドレジスタ番号を、Ｇ−Ｓ変換回路ｂ４０
３，Ｓ−Ｇ変換回路ｂ４０５には、R3フイール
ドのレジスタ番号を与えればよい。しかし、第２
図での説明に述べたように、主記憶にベクトルデ
ータを格納する命令においては、R1フイールド
は読出し用のベクトルレジスタ番号を指定するの
でR1フイールドのレジスタ番号を、通常のR2フ
イールドのレジスタ番号を送出する信号線に乗せ
替える必要がある。このために、RGRr４００の
GN1フイールドとV1フイールドは併せて線４
３９を介して、Ｓ−Ｇ変換回路ｂ４０１に送出さ
れるとともに、セレクタＳ４００に第１の組とし
て入力される。一方、レジスタｒ４００のGn2と
V2フイールドは第２の組としてセレクタＳ４０
０に入力され、このいずれかが選択されて、線
４４９にて、Ｓ−Ｇ変換回路ｂ４０４、Ｇ−Ｓ変
換回路ｂ４０２に送出される。このセクタＳ４０
０の選択制御はデコーダｂ４３８が行い、RIRr
４０１内の命令コードに対するものか否かに応じ
て前者又は後者が選択されるようにレクタＳ４０
０が制御される。RGRr４００のGN3とV3フイ
ールドは線４５９により、そのまま、Ｓ−Ｇ変
換回路ｂ４０５，Ｇ−Ｓ変換回路ｂ４０３に送ら
れる。 ベクトルレジスタ制御回路ｂ４１０〜ｂ４１７
およびベクトルレジスタに対し、書込みの起動を
行なうために、RGR，ｒ４００のR1〜R3フイー
ルドはデコーダｂ４３０に送られる。デコーダｂ
４３０は、アンドゲートＡ付デコード有効端子Ｅ
を有し、アンドゲートＡへの入力線がすべて
“１”のときに、デコーダが有効になる。デコー
ダｂ４３０のアンドゲートＡには、V1フイール
ド、W1フイールド、およびフリツプフロツプｆ
４１０の出力がそれぞれ線５８０，５８１，
４１９が接続されており、またデコードされる
信号として、GN1フイールドが線４３９を介
して入力されている。デコードが有効すなわち、
GN1フイールドのデータに意味があり（V1フイ
ールド＝“１”）、書込みが指定されており（W1フ
イールド＝“１”）かつ命令起動（４１９＝
“１”）時に線582を介して入力されGN1フイー
ルドの内容がデコードされ、このGN1フイール
ドがベクトルレジスタ０〜７のいずれかの番号を
有しているときには、出力線８本４１０〜４
１７のうちの１つが“１”になる。ここでは、
GN1フイールドが“０”のとき、出力線４１
０が“１”，“１”のとき出力線４１１が“１”，
“２”のとき出力線412が“１”というようにデ
コードされるとする。今、例として考えている命
令ではRGR，ｒ４００内のR1フイールドがベク
トルレジスタ０への書込みを指示（W1＝１，
GN1＝０）しているので線４１０のみが“１”
となる。デコーダｂ４３０の出力線４１０〜
４１７は、ベクトルレジスタ制御回路ｂ４１０〜
ｂ４１７（第１１図）およびベクトルレジスタデ
ータユニツトＵ４１に送出される。デコーダｂ４
３３〜ｂ４３５は、ベクトルレジスタの読出しの
起動を行なうためのものである。これらのデコー
ダには、アンドゲートＡ付デコード有効端子へ、
W1，W2，W3フイールドではなく、それぞれを
反転ゲートｇ４２０〜ｇ４２２で反転ゲートｇ４
２０〜ｇ４２２で反転した出力が線５８０，５
９１を介して入力され、RGR，ｒ４００のフイ
ールドRiが読出し用のとき（Wi＝０）のみ、デ
コードが有効となる点が異なるのみで、あとはま
つたくデコーダｂ４３０と同様である。デコーダ
ｂ４３３〜ｂ４３５の出力は、オアゲートｇ４４
０〜ｇ４４７を経て、線４００〜４０７によ
り、それぞれベクトルレジスタ制御回路ｂ４１０
〜ｂ４１７およびベクトルレジスタデータユニツ
トＵ４１に読出し起動信号として送出される。以
上の実施例においてデコーダｂ４３３を省略し、
セレクタＳ４００の出力をデコーダｂ４３４に入
力されてもよい。このときには、セレクタＳ４０
０には、さらに、W1フイールドとW2フイールド
の出力もそれぞれGN1，GN2フイールドととも
に入力され、選択されるようにしておく必要があ
る。 デコーダｂ４３６は、オペランド制御回路ｂ４
２０〜ｂ４２３に対する起動信号を送出するもの
である。デコーダ有効端子Ｅには、線４１９
が、データ端子DIには、RSR，ｒ４０２からリ
ソース種類、番号が入力され、これらがデコード
されて線４４０〜４４３のいずれかが“１”
となる。この線４４０〜４４３の信号“１”
は、それぞれオペランド制御回路ｂ４２０〜ｂ４
２３に対する起動信号となる。 デコーダｂ４３７は、オペランド制御回路ｂ４
２０〜ｂ４２３にて２つのベクトル要素の同期を
とる必要のない場合を指示するためにある。２つ
のオペランドの同期が不要な場合とは、たとえば
一つのベクトルレジスタから主記憶へのベクトル
データの格納や、一対のベクトルレジスタ間での
ベクトルデータの転送、一つのベクトルレジスタ
内のベクトルデータを変換して他の一つのベクト
ルレジスタに格納するベクトルデータの変換のよ
うに、読出すべきベクトルレジスタが一つであ
り、命令のR3フイールドが不要の場合であり、
このときには、RGR，ｒ４００のV3フイールド
が“０”になつている。デコーダｂ４３７は２入
力アンドゲートＡ付デコード有効端子Ｅがあり、
そこには、線４１９の他に、RGR，ｒ４００
のV3フイールドの出力を反転ゲートｇ４２３で
反転させた出力が入力される。デコーダｂ４３７
は、RSR，ｒ４０２から与えられるリソースの
種類、番号を解読して、線450〜453の内の一つ
に“１”を出力する。デコーダb437の出力は、
線４５０〜４５３を介してそれぞれオペラン
ド制御回路ｂ４２０〜ｂ４２３に接続される。 RSR，ｒ４０２内のリソース種類番号はまた
線４２９を介したＳ−Ｇ変換回路ｂ４０１，ｂ
４０４，ｂ４０５，Ｇ−Ｓ変換回路ｂ４０２，ｂ
４０３に共通に入力される。 RVLR，ｒ４０３内の処理ベクトル長は、線
４６９により、各オペランド制御回路ｂ４２０
〜ｂ４２３に共通に入力される。 （） Ｓ−Ｇ変換回路 第１３図は、Ｓ−Ｇ変換回路ｂ４０１の内、各
リソースから与えられるデータ有効信号を、命令
制御ユニツトＵ３により指定されるレジスタ番号
に対するベクトルレジスタ制御回路に供給する回
路を示している。 第１３図において、リソース種類番号が線４
２９によりデコーダｂ４３９のデータ端子に入力
され、書込み用のベクトルレジスタ番号が線４
３９を介してリソース対応に設けたレジスタｒ４
１０〜ｒ４１３に入力され、命令起動信号STが、
線４１９によりデコーダｂ４３９のデコード有
効端子Ｅに入力される。レジスタｒ４１０〜ｒ４
１３は、それぞれメモリ・リクエスタ０，１およ
び演算器０，１に対応して設けられている。線
４３９上にはレジスタ番号GN1の他に、第１２
図の説明でも述べたように、レジスタ番号が有効
であるかどうかを指示する信号Ｖも含まれてい
る。これらの信号はレジスタｒ４１０，ｒ４１３
の内線４２９上にあるリソース種類、番号に対
応するものにデコーダｂ４３９によりリセツトさ
れる。レジスタｒ４１０〜ｒ４１３内のレジスタ
番号GN1は、それぞれデコーダｂ４４０〜ｂ４
４３のデコード入力端子に、Ｖビツトはデコーダ
ｂ４４０〜ｂ４４３のアンドゲートＡ付デコーダ
有効端子Ｅの一方の入力端子に入力される。これ
らの端子Ｅの他方の入力端子には、それぞれメモ
リ・リクエスタ０，１、演算器０，１からデータ
有効信号がそれぞれ線４６，４６′，２９，
２９′を介して入力される。たとえば、レジス
タｒ４１０にあるＶフイールドの出力“１”がデ
コーダｂ４４０のアンドゲートに入力されている
条件下では線４６から“１”が入力されるとデ
コーダｂ４４０がデコード有効状態となり、レジ
スタｒ４１０のGNフイールドの出力がデコード
されて、デコーダの出力端子０〜７のいずれかが
“１”となり、各出力端子に接続して設けられた
オアゲートｇ４３０〜ｇ４３７の出力線４２０
〜４２７のいずれかが“１”となる。この出力
線４２０〜４２７はベクトルレジスタ０〜７
に対応していて、それぞれベクトルレジスタ制御
回路０〜７にデータ有効信号を供給する。 こうして、一度、レジスタｒ４１０〜ｒ４１３
にデータがセツトされた後、線４６の“１”、
“０”の変化が、そのまま、線４２０〜４２７
のいずれかに伝えられる。ここで、注意したいこ
とは、レジスタｒ４１０〜ｒ４１３内のレジスタ
番号が異なり限り、線４６，４６′，２９，
２９′の信号を同時にそれぞれ線４２０〜
４２７の内の対応する線に供給することができる
ことである。この同時供給は最大４つのレジスタ
番号に対して可能である。こうして、４つのリソ
ースを並列に動作させることが可能となる。 なお、Ｓ−Ｇ変換回路ｂ４０１の内、各リソー
スから供給される最終ベクトルデータ信号を命令
制御ユニツトＵ３により指定されるレジスタ番号
に対するベクトルレジスタ制御回路０〜７に供給
する回路部分は、第１３図の線４６，４６′，
２９，２９′をそれぞれ線４４，４４′，
２６，２６′により置換し、線４２０〜
４２７を線４３０〜４３７により置換すれば
得られる。 Ｓ−Ｇ変換回路ｂ４０４は、各リソース対応の
オペランド制御回路０〜３からそれぞれ線５２
０〜５２３を介して入力されるベクトルデータ
送出信号を命令制御ユニツトＵ３により指定され
るレジスタ番号のベクトルレジスタへ線５４０
〜５４３のいずれかを介して送出する回路部分
と、オペランド制御回路０，３から線５１０〜
５１３を介して入力される最終ベクトルデータ
信号を、命令制御ユニツトＵ３により指定される
リソース番号に対するベクトルレジスタ制御回路
０，７に線５３０，５３７を介して送出する
回路部分とからなる。前者は、第１３図におい
て、線４３９を線４４９により置換し、線
４６，４６′，２９，２９′をそれぞれ、線
５２０〜５２３により置換し、線４２０〜
４２７をそれぞれ線５４０〜５４７により
置換することにより得られる。後者は、第１３図
において、同様に線４５９、線５１０〜５
１３および５３０〜５３７を用いることによ
り得られる。Ｓ−Ｇ変換回路ｂ４０５も、回路ｂ
４０４と同様に形成されるので、詳細は省略す
る、なお、これらの置換後の信号線番号を、第１
３図において信号線番号４６，４６′，２
９，２９′，４２０〜４２７の後のカツコ
にて示してある。 （） Ｇ−Ｓ変換回路 第１４図は、Ｇ−Ｓ変換回路ｂ４０２（第１１
図）の詳細を示したものである。命令起動制御回
路ｂ４００から線４２９を介してリソースの種
類、番号が入力され、線４４９を介してレジス
タ番号が入力され、線４１９を介してセツト信
号が入力される。線４２９上のリソースの種
類、番号は、ベクトルレジスタ対応のレジスタｒ
４２０〜ｒ４２７の内、線４４９上のレジスタ
番号に対応するものにセツトされる。セツトすべ
きレジスタの指定は、線４４９上のレジスタ番
号がデータ端子に入力され、線４１９上のセツ
ト信号と、線４４９上のレジスタ番号の有効を
示す信号Ｖをデコーダｂ４４９のアンドゲートＡ
に入力されるデコーダｂ４４９により制御され
る。レジスタｒ４２０〜ｒ４２７の出力は、それ
ぞれに対応したデコーダｂ４５０〜ｂ４５７に入
力されている。デコーダｂ４５０〜ｂ４５７は、
それぞれベクトルレジスタ制御回路０〜７から信
号線４８０〜４８７を介してデコード有効端
子Ｅに入力されるベクトルレジスタ読出許可信号
が“１”になると、データ入力端子より入力され
ているリソース種類、番号に対応した出力端子の
いずれか１つから“１”を出力する。この結果、
デコーダｂ４５０〜ｂ４５７の０〜３番号の出力
端子にそれぞれ接続されたオアゲートｇ４４０〜
ｇ４４３のいずれかにより、線４９０〜４９
３の内指定されたリソース対応の線が“１”とな
る。線４８０〜４８７のいずれかが“０”に
なると、デコーダｂ４５０〜ｂ４５７の内の対応
するものがデコード有効でなくなるので、線４
８０〜４８７の“１”，“０”が対応する信号線
４９０〜４９３へ“１”，“０”として伝達さ
れることになる。 なお、一度、レジスタｒ４２０〜ｒ４２７にセ
ツトされたリソース番号種類が相互に異なるとき
は、線４８０〜４８７の“１”信号をそれぞ
れ線４９０〜４９３内の対応する線に同時に
供給可能であり、この同時供給は最大４つのリソ
ースに対して行いうる。これにより４つのリソー
スの並列動作を可能にする。 なお、第１１図のＧ−Ｓ変換回路ｂ４０３は、
第１４図の信号線４４９を線４５９により置
換し、線４９０〜４９７をそれぞれ線５０
０〜５０７により置換すれば得られる。なお、
第１４図には、この置換後の信号線番号を置換す
べき信号線の番号の後にカツコをつけて示してあ
る。 （） ベクトルレジスタ制御回路 第１５図は、ベクトルレジスタ制御回路ｂ４１
０の詳細を示したものである。他のベクトルレジ
スタ制御回路１〜７も全く同一構造で、この図の
線４００，４１０，４２０，４３０，
４６０，４８０がこれらの信号番号の後のカツ
コ内に記載してある線信号に置換することにより
得られる。この制御回路では、書込み又は読出し
のみの動作と、チエイニング動作（書込み、読出
しの同時動作）の３動作を行なう。 (a) 書込みのみの動作 ベクトルレジスタ０への書込み起動指示が命令
起動制御回路ｂ４００（第１４図）により線４
１０を介して伝えられると、書込み中を示すフリ
ツプフロツプｆ４２０がセツトされ、アツプ／ダ
ウンカウンタ（以下Ｕ／Ｄカウンタ）Ｃ４００が
クリアされる。Ｕ／ＤカウンタＣ４００は、Ｕ，
Ｄ端子の入力に対して次のような出力を供給す
る。 入 力 出 力 Ｕ Ｄ （カウンタの内容） ０ ０ 変らず ０ １ −１される １ ０ ＋１される １ １ 変らず 線４２０を介してＳ−Ｇ変換回路ｂ４０１よ
りデータ有効信号が入力されると、この信号は、
フリツプフロツプｆ４２０の出力“１”により開
かれているアンドゲートｇ４２０を経て、Ｕ／Ｄ
カウンタＣ４００のＵ端子に入力され、カウント
の内容を＋１するとともに、そのままベクトルレ
ジスタデータユニツトＵ４１（第１０図）に送出
される。Ｓ−Ｇ変換回路ｂ４０１から線４３０
により、最終ベクトルデータ信号がつたえられる
と、この信号はフリツプフロツプｆ４２０をリセ
ツトし、書込み中の状態を停止するとともに、直
接線430を介して命令制御ユニツトＵ３（第１
図）にも送出され、RGSW，ｒ３０６（第３図）
内の書込み用ベクトルレジスタ番号（たとえば
ｊ）に対応するビツト（Wj）をリセツトする。
なお、線４３０を他のベクトルレジスタ制御回
路１〜７の対応する出力線４３１〜４３７と
一緒に束ねたものが第１図の線１５である。 (b) 読出しのみの動作 ベクトルレジスタ０の書込み動作が起動されて
いない状態で、このベクトルレジスタの読出しの
起動指示が命令起動制御回路ｂ４００（第１１
図）より線４００を介して伝えられると、読出
し中を示すフリツプフロツプｆ４２１がセツトさ
れる。フリツプフロツプｆ４２０はリセツトされ
た状態にあるので、その出力を反転ゲートｇ４５
１、オアゲートｇ４５２を介して入力され、また
フリツプフロツプｆ４２１の出力が入力される。
アンドゲートｇ４５３の出力線４８０は“１”
となる。線４８０は読出し可能信号として、Ｇ
−Ｓ変換回路ｂ４０２（第１１図）に供給され
る。したがつて、命令制御ユニツトＵ３に関して
説明したように、ある命令においてベクトルレジ
スタが読出し用に使用されているときには、この
ベクトルレジスタを書込み用に用いる後読の命令
はこの読出しが終わるまで起動されない。したが
つて、フリツプフロツプｆ４２０は、この読出し
が終了するまでセツトされることはないので、線
４８０にはフリツプフロツプｆ４２１がリセツ
トされるまで読出し可能信号が送出されつづける
ことになる。こうして、ベクルレジスタ０の全要
素の読出しが終了すると、線４６０を介してＳ
−Ｇ変換回路ｂ４０４から最終ベクトルデータ信
号が入力され、この信号によりフリツプフロツプ
ｆ４２１がリセツトされる。 なお、線４６０は、他のベクトルレジスタ制
御回路ｂ４１１〜ｂ４１７内の対応する信号線
４６１〜４６７と一緒にして、線１６とし
て、命令制御ユニツトＵ３内のRGSW，ｒ３０
６（第３図）に送られ、ベクトルレジスタ０の読
出しが終了したことを知らせ、このレジスタのビ
ツトROをリセツトするのに用いられる。 (c) チエイニング動作 チエイニング動作は、あるベクトルレジスタに
対してはじめにある命令のために書込み動作が指
示され、その動作が終了する前に他の命令のため
に読出し動作が指示されたときに生ずる。書込み
動作が指示されても、データ有効信号と書込みデ
ータがリソースから到達しないと、実際にはベク
トルレジスタには書込みがおこなわれないが、こ
のデータ有効信号の到着と、読出し動作の指示の
時間的関係はどうでもよい。 （ｃ−１） たとえば、書込み動作が線４１
０により指示され、フリロツプフロツプｆ４
２０がセツトされ、Ｕ／ＤカウウンタＣ４０
０がリセツトされた後、線４２０からのデ
ータ有効信号の到着前に、読出し動作が線
４００により指示され、フリツプフロツプ５
４２１がセツトされると、Ｕ／ＤカウンタＣ
４００の出力に接続されているカウンタの内
容が１以上になつていることを検出する正検
出回路ｂ４０６の出力は“０”であり、反転
ゲートｇ４５１の出力も“０”なので、アン
ドゲートｇ４５３の出力線４８０も“０”
のままである。ここで、あるマシンサイクル
ｎにおいて線４２０にデータ有効信号がく
ると、アントゲートｇ４５０を経て、Ｕ／Ｄ
カウンタＣ４００に、この信号が入り、この
マシンサイクルｎにおいて、Ｕ／Ｄカウンタ
Ｃ４００の内容は＋１になる。すると、正検
出回路ｂ４６０の出力が“１”となり、オア
ゲートｇ４５２、アンドゲートｇ４５３を経
て、線４８０にベクトルレジスタ読出し可
能信号が出力される。線４８０は、Ｕ／Ｄ
カウンタＣ４００のＤ端子に接続されてお
り、マシンサイクル（ｎ＋１）において次の
データ有効信号線４２０から入つてこない
ときには、マシンサイクル（ｎ＋１）以降で
はカウンタＣ４００の値は０に戻る。したが
つて、読出し可能信号は線４８０に１回の
み出力されることになる。その後も、データ
有効信号が間けつ的に入力される場合には、
その都度読出し可能信号線４８０に出力さ
れる。一方、マシンサイクル（ｎ＋１）以降
もデータ有効信号が連続して入力されると、
Ｕ端子とＤ端子に“１”が入力されるのでカ
ウンタＣ４００の値は変化せず“１”のまま
となり、線４８０には続けて“１”が出力
されることになる。 （ｃ−２） 書込み動作が線４１０により指
示され、フリツプフロツプｆ４２０がセツト
され、Ｕ／ＤカウンタＣ４００がリセツトさ
れた後、データ有効信号が複数マシンサイク
ルにわたり到着して、その都度Ｕ／Ｄカウン
タＣ４００がカウントアツプされて、０でな
い値を表示している状態で、マシンサイクル
ｎにおいて読出し起動によりフリツプフロツ
プｆ４２１がセツトされると仮定する。Ｕ／
ＤカウンタＣ４００の出力に接続されている
正検出回路ｂ４６０の出力は“１”となつて
いるので、ベクトルレジスタ読出し可能信号
が線４８０に出力される。線４８０が
Ｕ／ＤカウンタＣ４００の端子に入力されて
いるので、線４２０からデータ有効信号が
次のマシンサイクル（ｎ＋１）においては入
力されなければ−１され、入力されれば値は
変らない。Ｃ／ＤカウンタＣ４００の内容が
０になるまで、上記動作が繰返し行なわれ
る。読出し起動後あるマシンサイクルまでの
間に線４８０に出力される読出し可能信号
の数は、フリツプフロツプｆ４２１がセツト
される前のＵ／ＤカウンタＣ４００の内容
と、その後４２０から入力されたデータ有
効信号の数の和となる。このように、（ｃ−
１），（ｃ−２）のいずれの場合においてもベ
クトルレジスタに書込まれたベクトル要素数
をこえては読出しがなされないように保証さ
れる。なお、Ｕ／ＤカウンタＣ４００の内容
は、ベクトルレジスタに書込んだベクトル要
素数とそこから読出しベクトル要素数の差分
を表現していると考えることができる。 チエイニング動作中に書込みが完了して、フリ
ツプフロツプｆ４２０がリセツトされると、Ｕ／
Ｄカウンタの内容は意味をもたなくなり、(b)の読
出しのみの動作と同等となる。 （） オペランド制御回路 第１６図は、オペランド制御回路０，ｂ４２０
の詳細を示したものである。他のオペランド制御
回路１〜３の構成も同じで、この図の信号線番号
を、その後のカツコ内に記した信号線番号に変更
すればよい。 命令起動制御回路ｂ４００から起動信号が線
４４０を介して出されると、セレクタＳ４１０に
て、線４６９上の処理ベクトル長（VL）（必ず
１以上であると仮定する）が選択され、ベクトル
長カウンタ（VLCTR）Ｃ４０３にセツトされ
る。また、この起動信号によりＵ／ＤカウンタＣ
４０１，Ｃ４０２の内容がクリアされる。さら
に、フリツプフロツプｆ４３１がセツトされて、
本オペランド制御回路０の処理が有効になつてこ
とを記憶する。オペランド制御回路０に対応する
メモリ・リクエスタ０を必要とする命令が一つの
ベクトルレジスタの読出ししか必要としない場合
（ここでは命令のR3フイールドがベクトルレジス
タの読出しを指定しないと仮定する）はそれを指
示する信号が命令起動制御回路ｂ４００から線
４５０を介して伝えられて、フリツプフロツプｆ
４３０をセツトする。 ここでは、最初に、演算器０を必要とする命令
のR2，R3フイールドともベクトルレジスタの読
出しを指定している場合について説明する。この
場合には、フリツプフロツプｆ４３０は“０”で
ある。線４９０，５００はそれぞれＧ−Ｓ変
換回路ｂ４０２，ｂ４０３からベクトルレジスタ
読出し許可信号をそれぞれカウンタＣ４０１，Ｃ
４０２のＵ端子に入力する信号線で、この信号の
入力され方には、いろいろのケースがある。 各マシンサイクルごとにこれらのケースに応じ
た動作がなされる。ここでカウンタＣ４０１，Ｃ
４０２は、カウンタＣ４００（第１５図）と同じ
もので、正検出回路ｂ４６１，ｂ４６２は正検出
回路ｂ４６０（第１５図）と同じものである。 (a) 両方とも入力されないケース このケースはさらに、次の４つのケースがあ
る。 （ａ−１） Ｕ／ＤカウンタＣ４０１，Ｃ４０
２のいずれも０のとき、 （ａ−２） Ｕ／ＤカウンタＣ４０１のみ正の
とき、 （ａ−３） Ｕ／ＤカウンタＣ４０２のみ正の
とき、 （ａ−４） Ｕ／ＤカウンタＣ４０１，Ｃ４０
２のいずれも正のとき、 （ａ−１）〜（ａ−３）のケース これらのケースでは、アンドゲースｇ４６１〜
Ｇ４６４のいずれの出力も“１”とはならず、何
らの出力も出されない。 （ａ−４）のケース このケースはすでに、線４９０，５００を
介してベクトルレジスタ読出し許可信号が送られ
た後に生じる。このときには正検出回路ｂ４６
０、ｂ４６２の出力が“１”になり前者は直接
に、後者はオアゲートｇ４６０を経てアンドゲー
トｇ４６４に入力される。このアンドゲートｇ４
６４の出力“１”はオアゲートｇ４６５を経て、
アンドゲートｇ４６６に入力される。アンドゲー
トｇ４６６には、フリツプフロツプｆ４３１の出
力“１”が入力されている。また、アンドゲート
ｇ４６６には線６３０，６３１が入力されて
いるが、これについては後述する。ここではいず
れも“１”であるとする。アンドゲートｇ４６６
の出力線５２０らベクトルデータ送出信号が出
される。出力線５２０は、Ｕ／ＤカウンタＣ４
０１，Ｃ４０２のＤ端子に入力され、カウンタ内
容が１だけ減少される。 また、出力線５２０は、VLCTR，Ｃ４０３
のセツト信号として入力され、カウンタの値を１
だけ減ずる。すなわち、VLCTR，Ｃ４０３の出
力が−１減算回路ｂ４６３に接続されて−１さ値
がセレクタＳ４１０に入力されている。このとき
もはやセレクタＳ４１０の制御端子には、線４
４０を介して命令起動信号ができていないので−
１減算回路ｂ４６３の出力が選択され、
VLCTR，Ｃ４０３にセツトされる。この次の回
路動作は、Ｕ／ＤカウンタＣ４０１，Ｃ４０２の
内容に応じて、また、線４９０〜５００から
のベクトルレジスタ読出し許可信号の入力状況に
応じて異なる。 なお、ベクトルデータ送出信号が線５２０に
出力された場合、１検出回路ｂ４６４により、
VLCTR，Ｃ４０３の、１減じる前の元の内容が
“１”であることが検出されると、その信号はア
ンドゲートｇ４６７にてベクトルデータ送出信号
とアンドがとられた後、最終ベクトルデータ信号
として、線５１０に乗せられる。また、この線
５１０上の信号によつて、フリツプフロツプｆ
４３１，ｆ４３０をリセツトする。 (b) 線４９０の方のみ入力されるケース又は (c) 線５００の方のみ入力されるース いずれのケースも動作は同様であるので、ここ
では(b)のケースについて説明する。このケースで
は、さらに、次の二つのケースがある。 （ｂ−１） Ｕ／ＤカウンタＣ４０２が“０”
のとき、 （ｂ−２） Ｕ／ＤカウンタＣ４０２が“正”
のとき、 （ｂ−１）のケース このときには、正検出回路ｂ４６２の出力は
“０”であるので、アンドゲートｇ４６１〜ｇ４
６４のいずれの出力は“１”とならず、従つてオ
アゲートｇ４６５の出力、アンドゲートｇ４６６
の出力も“０”ではＵ／ＤカウンタＣ４０１，Ｃ
４０２のＤ端子入力は“０”のままである。ベク
トルデータ送出信号は線５２０には出力されな
い。Ｕ／ＤカウンタＣ４０１のＵ端子には、線
４９０からベクトルレジスタ読出し許可信号が入
力されているので、Ｕ／ＤカウンタＣ４０１は＋
１される。 （ｂ−１）のケース このときには、正検出回路ｂ４６２の出力は
“１”であるので、アンドゲートｇ４６２の出力
が“１”となり、オアゲートｇ４６５、アンドゲ
ートｇ４６６を経て、ベクトルデータ送出信号が
線５２０に送られる。VLCTR，Ｃ４０３、フ
リツプフロツプｆ４３０，ｆ４３１のリセツト等
の動作は（ａ−４）のケースと同一であるので、
ここでは省略する。線５２０が“１”となるの
で、Ｕ／ＤカウンタＣ４０１，Ｃ４０２のＤ端子
はいずれも“１”となる。Ｕ／ＤカウンタＣ４０
１のＵ端子には“１”が入力されているので、カ
ウンタの内容は変らない。Ｕ／ＤカウンタＣ４０
２のＵ端子には、“０”が入力されているので、
カウンタの内容は−１される。 (d) 線４９０，５００のいずれも同時に入力
されるケース このケースはさらに次の４つのケースに分けら
れる。 （ｄ−１） Ｕ／ＤカウンタC401，C402がい
ずれも０のとき、 （ｄ−２） Ｕ／ＤカウンタC401のみ正のと
き、 （ｄ−３） Ｕ／ＤカウンタC402のみ正のと
き、 （ｄ−４） Ｕ／ＤカウンタC401，C402がい
ずれも正のとき、 （ｄ−１）のケース このケースでは、線４９０，５００上のベ
クトルレジスタ読出し許可信号によりアンドゲー
トｇ４６１の出力信号が“１”となり、この結果
ベクトルデータ送出信号が線５２０に出力され
る。Ｕ／ＤカウンタＣ４０１，Ｃ４０２のＵ端子
は“１”であり、Ｄ端子も線５２０の上の
“１”が入力されるのでカウンタの内容はかわら
ない。VLCTR，Ｃ４０３の制御等の動作は（ａ
−４）のケースの説明と同一である。 （ｄ−２），（ｄ−３）のケース この両ケースの動作は同様であるので、（ｄ−
２）のケースについて述べる。 （ｄ−２）のケースでは、Ｕ／ＤカウンタＣ４
０１のみ内容が正であるから、正検出器路ｂ４６
０１のみ内容が正であるから、正検出器路ｂ４６
１の出力が“１”となり、アンドゲートｇ４６１
およびｇ４６３の出力が“１”となる。従互たオ
アゲートｇ４６５、アンドゲートｇ４６６を経
て、線５２０に、ベクトルデータ送出信号が送
出されることになる。VLCTR，Ｃ４０３等の制
御は、（ａ−４）のケースと同一なので、説明は
省略する。Ｕ／ＤカウンタＣ４０１，Ｃ４０２の
内容は、（ｄ−１）のケースでの動作と同様なの
で変化しない。 （ｄ−４）のケース このケースでは、Ｕ／ＤカウンタＣ４０１，Ｃ
４０２の内容は正であるから、正検出回路ｂ４６
１，ｂ４６２の出力が“１”となり、アンドゲー
トｇ４６１〜ｇ４６４のすべての出力が“１”と
なる。以下の動作は（ｄ−２）のケースと同様
で、ベクトルデータ送出信号が線５２０に送出
される。Ｕ／ＤカウンタＣ４０１，Ｃ４０２の内
容は同様に変化しない。 以上の動作の説明からわかるように、Ｕ／Ｄカ
ウンタＣ４０１，Ｃ４０２は２つのオペランド
（ベクトルデータ）の送出に関し同期をとる役割
を果たす。一方のみしかベクトルレジスタ読出し
許可信号がこないときには、それをカウンタ記憶
し（カウンタ＋１する）、それを取り出すとカウ
ンター−１していく。ベクトルレジスタ読出し許
可信号が同時に到着したときにはカウンタの内容
は変化しない。 次に、オペランドを一方しか使用しない場合に
ついて説明する。この場合には、オペランド制御
回路の起動時に、オペランドを一方しか使用しな
いことを示すフリツプフロツプｆ４３０がセツト
される。この出力は、正検出回路ｂ４６２の出力
に接続されるオアゲートｇ４６０のもう一方の入
力端子に入力され、オアゲートｇ４６０の出力を
Ｕ／ＤカウンタＣ４０２の内容の如何にかかわら
ず“１”としてしまう。こうすると、線４９０
から入力されるベクトルレジスタ読出し許可信号
のみによつて、先と同様に、ベクトルデータ送出
信号が作成される。 なお、第１６図中に示した線６３０は、ベク
トルデータ送出信号の送出を許可するベクトルで
ある。これは、たとえば、演算器に対し、一定間
隔以上はなしてベクトルデータ（従つてデータ有
効信号）を送出したいとき（たとえば演算器が連
続してデータを受取ることができないとき）に使
用される。この場合には、この許可信号はオペラ
ンド制御回路内で作成される。たとえば、データ
有効信号によつてリセツトされ、データ有効信号
から一定時間後にセツトされるフリツプフロツプ
の出力がこの許可信号となる。また、メモリ・リ
クエスタに送出するベクトルデータを一時停止す
るとき（主記憶格納がまたされるとき）などにも
使用される。この場合には、この許可信号に主記
憶制御ユニツトＵ１（第５図参照）、またはメモ
リ・リクエスタにて作成される。線６３０に
て、ベクトルデータ送出が不許可のとき、線４
９０，５００から入力されるベクトルレジスタ
読出し許可信号はＵ／ＤカウンタＣ４０１，Ｃ４
０２に入力されてカウンタが更新される。線６
３０から許可信号が入力されると、線４９０，
５００から信号の入力がなくても、Ｕ／Ｄカウ
ンタＣ４０１，Ｃ４０２の内容が正であるため、
アンドゲートｇ４６４の出力が“１”となつて、
ベクトルデータ送出信号が線５２０に出される
ことになる。同時に、Ｕ／ＤカウンタＣ４０１，
Ｃ４０２は−１される。 また、タイミング制御回路ｂ４６５はベクトル
データ送出信号の送出タイミングを制御する回路
である。第１８図の説明にて詳述するように、ベ
クトルレジスタに対し読出し書込みをみかけ上同
時に行なうために各ベクトルレジスタを二つのメ
モリ素子にて構成し、各メモリ素子に対して読出
し書込みを交互に行なう。すなわち、あるメモリ
素子に書込みを行なうときには、もう一方のメモ
リ素子は読出しを、次のサイクルにはその逆を行
なうというように制御する。従つて、書込みを行
なつているメモリ素子に対しては同時に読出しを
行なうことはできないので、そのサイクルは読出
しを待たせ、次のサイクルにて読出すように制御
する必要がある。このために、ベクトルデータ送
出信号の送出を一旦またせるように制御する。こ
の役割を相当するのがタイミング制御回路ｂ４６
５で、次のサイクルでは、ベクトルデータ送出信
号を送出してはならないと判断されると、タイミ
ング制御回路ｂ４６５は出力線６３１をを
“０”としてアンドゲートｇ４６６の出力を抑止
する。 具体的には、タイミング制御回路ｂ４６５は、
次のような動作をする。すなわち、あるマシンサ
イクルにベクトルデータ送出信号が入力される
と、次のマシンサイクル、その２サイクル、４サ
イクル……後のマシンサイクルに“１”を出力す
る。１サイクル、３サイクル……後のマシンサイ
クルには“０”を出力する。このタイミングを第
１７図に示す。連続してベクトルデータ送出信号
が入力されると、次のマシンサイクルは“１”が
出力されることから、タイミング制御回路ｂ４６
５から連続して“１”が出力されることに注意さ
れたい。 本実施例においては、オペランド制御回路は、
２つのベクトルレジスタの読出し可能信号を入力
した場合について述べているが、３つ以上のベク
トルレジスタの読出し可能信号を入力して、ベク
トルデータ送出信号を作成することも同様に容易
に実現できる。 （） ベクトルレジスタデータユニツト 第１８図において、８個のベクトルレジスタの
各々はそれぞれベクトルレジスタ回路ｂ４７０〜
ｂ４７７中にある各ベクトルレジスタは、その容
量が大きいために、メモリ素子にて構成される。
メモリ素子は、アドレスを与えて、その個所にデ
ータを書込むか、または、その箇所のデータを読
出すが、同時に異なるアドレスについて読出し、
書込みを行なうことはできない。チエイニング動
作を実現するには、あるベクトル要素を書込み、
同時に他のベクトルデータを読出す必要があるの
で、本実施例では、１つのベクトルレジスタに対
し２つのメモリ素子ｍ４００，ｍ４０１にて二つ
のベクトルレジスタを構成し、これらに対して交
互に読出しと書込みを行なう。こうすると異なる
アドレスに対し同時に読出しと書込みを行うこと
ができる。 ベクトル要素の番号付けは偶数番目のベクトル
要素と、奇数番目のベクトル要素がそれぞれ同一
のメモリ素子になるように配置されるとする。 以下に動作の詳細を説明する。ここではベクト
ルレジスタ０に対する書込みおよび読出しについ
て説明するが、他のベクトルレジスタへの動作に
ついてもまったく同様である。 命令が起動されると、ベクトルレジスタ制御ユ
ニツトＵ４０中の命令起動制御回路ｂ４００（第
１２図）より、Ｓ−Ｇ変換回路ｂ４８０、Ｇ−Ｓ
変換回路ｂ４８１，ｂ４８２にリソース種類、番
号が線４３９を介して、書込みベクトルレジス
タ番号が線４３９を介して、書込みベクトルレジ
スタ番号（２つオペランドがあるので双方の番
号）が線４４９，４５９を介して、以上のセ
ツト信号が線４１９を介して送られてきて、Ｓ
−Ｇ変換回路ｂ４８０、Ｇ−Ｓ変換回路ｂ４８
１，ｂ４８２中にセツトされる。Ｓ−Ｇ／Ｇ−Ｓ
変換回路ｂ４８０，ｂ４８１，ｂ４８２は第１３
図、第１４図にて説明したものと同一である。 ベクトルレジスタ０への書込みは、次のように
動作する。まず、ベクトルレジスタ０への書込み
開始を指示する信号が、線４１０を介して命令
起動制御回路ｂ４００より送出されてくる。この
信号によつて書込みアドレスカウンタＣ４１１を
０にクリアする。書込みアドレスカウンタＣ４１
１の出力は、セレクタＳ４２０，ｓ４２１に入力
される。セレクタＳ４２０，ｓ４２１の他の入力
は読出しアドレスカウンタＣ４１０の出力であ
り、これらのセレクタの制御端子にはそれぞれタ
イミング制御回路ｂ４８２の出力およびそれを反
転ゲートｇ４８０で反転した出力が入力される。
タイミング制御回路ｂ４８２は、１マシンサイク
ルごとに出されるクロツクをトリガタイプフリツ
プフロツプ（図示せず）にて受信するように構成
されており、１マシンサイクルごとに“０”と
“１”を交互に出力する。従つて、タイミング制
御回路ｂ４８２は、これらのセレクタを、セレク
タｓ４２０にて、読出しアドレスカウンタＣ４１
０の出力を選択するときには、セレクタｓ４２１
では、書込みアドレスカウンタｃ４１１の出力を
選択し、次のマシンサイクルでは、その逆を選択
するように制御する。セレクタｓ４２０の出力が
メモリ素子ｍ４００のアドレスとして、セレクタ
ｓ４２１の出力がメモリ素子ｍ４０１のアドレス
として与えられる。さて、演算器０，１またはメ
モリ・リクエスタ０，１から線４５，４５′，
２９，２９′を介して書込みデータがＳ−Ｇ
変換回路ｂ４８０に到着すると、このデータは線
４２９で指定されたリソースから線４３９で
指定されたベクトルレジスタに対応するベクトル
レジスタ回路ｂ４７０〜ｂ４７７のいずれかに入
力される。ここでは、ベクトルレジスタ０に書込
むとしているので、回路ｂ４７０に入力される。
書込みデータは、回路ｂ４７０の入口に設けられ
たレジスタVRIRE，ｒ４３０，VRIRO，ｒ４４
０にVRIR入力制御回路ｂ４８４の指示により、
交互にセツトされる。VRIR入力制御回路ｂ４８
４には、データ有効信号４２０が入力され、デ
ータ有効信号４２０が入力され、データ有効信
号の偶数番目、奇数番目ごとにそれぞれVRIRE，
ｒ４３０，VRIRO，ｒ４４０にそれぞれデータ
をセツトするように制御する。書込みを行なうべ
きサイクルが２つのメモリ素子ｍ４００，ｍ４０
１に交互に割当てられており（詳細後述）、任意
サイクルに任意のベクトル要素に書込みを行なう
ことはできず、１サイクル待たされることがあ
り、このときに、同じベクトルレジスタ回路ｂ４
７０に次の書込みデータが到着することが慰るの
で、２つのレジスタVRIRE，VRIROを設け、相
続く二つの書込みデータに異なるメモリ素子ｍ４
００，ｍ４０１に書込めるようにした。書込みの
指示は、ベクトルレジスタ制御回路０、（第１４
図）から線４２０を介して入力されるデータ有
効信号によりなされる。この信号は、書込みタイ
ミング制御回路ｂ４８３に入力される。回路４８
３は偶数番目／奇数番目の書込み指示に従つて２
マシンサイクル間保持した信号第１９図に示すよ
うなタイミングで２本出力し、この出力はそれぞ
れアンドゲートｇ４８１，ｇ４８２に入力され
る。一方、これらのアンゲートには、タイミング
制御回路ｂ４８２の出力、およびそれを反転ゲー
トｇ４８０で反転させた出力が入力され、その出
力がそれぞれメモリ素子ｍ４００，ｍ４０１の書
込み有効信号となる。書込みアドレスカウンタｃ
４１１は次のアドレスをさすように＋１回路ｂ４
８１を経て＋１される。この制御はアンドゲート
ｇ４８１，ｇ４８２の出力をオアゲートｇ４８で
オアした出力により行なわれる。なお、書込みは
メモリ素子ｍ４００，ｍ４０１に交互に書いてい
くので、書込みアドレスカウンタｃ４１１は、メ
モリ素子ｍ４００，ｍ４０１の双方に書込んだ後
に＋１すればよいことになるが、ここでは、書込
みアドレスカウンタの下１ビツトを無視した値を
書込みアドレスとして、セレクタｓ４２０，ｓ４
２１に入力される。これは、読出しアドレスカウ
ンタｃ４１０についても同様である。以上述べた
ように、ベクトル要素はメモリ素子ｍ４００，ｍ
４０１に交互に書込まれていく。以上の動作のタ
イムチヤートにして第１９図に示す。 ベクトルレジスタ０からの読出しは、次のよう
に動作する。最初に、ベクトルレジスタ０からの
読出し開始を指示する信号が、線４００を介し
て命令起動制御回路ｂ４００より送出されてく
る。この信号によつて、読出しアドレスカウンタ
ｃ４１０をクリアする。最初は、読出しアドレス
カウンタｃ４１０は０にクルアされているので、
セレクタｓ４２０，ｓ４２１を経て、アドレスが
メモリ素子ｍ４００，ｍ４０１に与えられ、０番
地のデータが読出されて、セレクタｓ４２２に入
力される。セレクタｓ４２２の制御端子には、タ
イミング制御回路ｂ４８２の出力を反転ゲートｇ
４８０で反転した出力が入力され、いずれのメモ
リ素子から読出されたデータを選択するかが指示
されてメモリｍ４００のよみ出しサイクルにはメ
モリｍ４００の出力を、次のサイクルにはメモリ
ｍ４０１の出力と交互に選択するように制御され
る。これによつて選択されたデータは、レジスタ
（VROR）ｒ４５０にて一旦セツトされた後、Ｇ
−Ｓ変換回路ｂ４８１，ｂ４８２により、リソー
ス対応のデータに変換され、たとえば演算器０へ
の被演算数のデータならば、線４１によつて、
演算器０へ送出される。メモリ・リクエスタへの
データ（主記憶への格納データ）は１つでよいの
でＧ−Ｓ変換回路を１つ使用すればよい。ここで
は回路ｂ４８１にて、Ｇ−Ｓ変換を行なうように
している。ベクトルデータのうち１ベクトル要素
を送出するごとに、ベクトルレジスタ制御ユニツ
トＵ４０より、ベクトルレジスタの読出しアドレ
スカウンタｃ４１０の更新信号が、線４７０を
介して送出される。これによつて、読出しアドレ
スカウンタｃ４１０が１ずつ更新される。更新
は、カウンタｃ４１０の出力を＋１加算回路ｂ４
８０を経てカウンタｃ４１０の入力に戻すことに
よつて行なう。 以上述べてきたように、ベクトルレジスタユニ
ツトでは、リソースに供給するベクトルデータの
読出し、およびリソースから送出されてくるベク
トルデータの格納を行なう。ここでリソースに供
給するデータは、演算には２つの必要なので、２
つのベクトルデータを揃えてから送出しなければ
ならない。しかも、チエイニング動作によつて、
各ベクトルレジスタに不等間隔で格納される任意
の２つのベクトルレジスタ上のベクトル要素につ
いて、２つともデータが揃つたことを確認した上
で、読出す必要がある。このために、ベクトルレ
ジスタの各々が、読出し可能か否かを検出する回
路と、リソース対応に、２つのデータが読出し可
能を検出する回路を設け、読出し可能のときはじ
めて、ベクトルレジスタからデータを読出す（実
際には、すでにデータが読出されており、その読
出しのために、読出しアドレスカウンタを更新す
る）。 メモリ・リクエスタ メモリ・リクエスタ０の回路の詳細を第２０図
に示す。メモリ・リクエスタの動作は、命令起動
時の初期化動作、主記憶からの読出し動作、主記
憶への格納動作の３つに分けられる。 （） 命令起動時の初期化動作 第２０図において、命令制御ユニツトＵ３によ
り、線１０を介して命令起動信号が、線１３
を介して、リソース種類、番号が線１１を介し
て、命令コードが、線１２を介してレジスタ番
号が、線１４を介して、処理ベクトル長が送ら
れてくる。線１３上のリソース種類、番号は、
デコーダｂ１００でデコードされ、自メモリ・リ
クエスタであることが指定されていると、デコー
ダｂ１００より“１”が出力され、線１０上の
命令起動信号とともに、アンドゲートｇ１００に
入力され、その出力線１００に“１”が出力さ
れる。線１００はフリツプフロツプｆ１００に
入力されてフリツプフロツプをセツトするととも
に、レジスタMIR，ｒ１００，MGR，ｒ１０１
のセツト端子に入力されて、それぞれ、命令コー
ド、およびレジスタ番号をMIR，MGRにセツト
する。また線１００はセレクタｓ１０３の制御
端子に入力されて、線１４上の処理ベクトル長
を選択し、処理ベクトル長カウンタ
（MVLCTR）、ｃ１００に処理ベクトル長にセツ
トする。MVLCTR，ｃ１００のセツト端子に
も、線１００が接続されている。以上で初期化
動作を終了する。 （） 主記憶から読出し動作 主記憶からの読出し動作であることは、命令コ
ードがセツトされているMIR，ｒ１００の出力
をデコーダｂ１０１でデコードすることによつて
知る。デコーダｂ１０１の出力線２０は主記憶
制御ユニツトＵ１（第１図参照）に送られて、読
出しか、格納かの動作指定をするとともに、セレ
クタｓ１０４，ｓ１０５，ｓ１０６，ｓ１０７の
制御端子に入力され、それぞれのセレクタの
“Ｆ”と記入されている側を選択する。なお、主
記憶への格納がMIR，ｒ１００にて指定してい
る場合には、セレクタの“Ｓ”と記入されている
側を選択する。 ベクトルアドレスレジスタＵ５、およびベクト
ルアドレス増分レジスタＵ６（第１図参照）の出
力がそれぞれ線１８、線１９に介してそれぞ
れセレクタｓ１００，ｓ１０１に入力されて、レ
ジスタ番号がセツトされているMGR，ｒ１０１
の出力により指定されたベクトルアドレスレジス
タＵ５、およびベクトルアドレス増分レジスタＵ
６の内容が選択され、さらに、ベクトルアドレス
はセレクタｓ１０２を経て作業用ベクトルアドレ
スレジスタ（WVAR）ｒ１００、および作業用
ベクトルアドレス増分レジスタ（WVAIR）ｒ１
１１にセツトされる。両レジスタへのセツトは、
フリツプフロツプｆ１００に出力線１０１によ
り制御される。また、セレクタｓ１０２の制御端
子にも線１０１が接続され、セレクタｓ１００
の出力を選択するように制御する。ベクトルアド
レスWVAR，ｒ１１０にセツトされると、線
２１により、主記憶制御ユニツトＵ１（第１図）
に最初のベクトル要素アドレスが送られる。同時
に、MVLCTR，ｃ１００の出力に接続された非
零検出回路ｂ１０４より（処理ベクトル長として
１以上がMVLCTR）にセツトされているとする
と）“１”が出力され、セレクタｓ１０７を経て、
線２３によりアドレス有効信号として、主記憶
制御ユニツトＵ１により送られる。線２３はま
た、MVLCTR，ｃ１００の制御端子に入力され
て、MVLCTR，ｃ１００に内容を−１する。１
減じた値はMVLCTR，ｃ１００の出力に接続さ
れた１減算回路ｂ１０３により作成され、セレク
タｓ１０３を経て、MVLCTR，ｒ１００に入力
される。さらに、線２３は、WVAR，ｒ１１
０の制御端子にも入力され、WVAR，ｒ１１０
と、WVAIR，ｒ１１１の内容を加算器ｂ１０２
で加算した結果を、セレクタｓ１０２を経て再び
WVAIR，ｒ１１０にセツトするように制御す
る。これによつて、次のベクトル要素アドレスが
WVAR，ｒ１１０にセツトされたことになる。
これを次々と繰返して、ベクトルアドレスを求め
てはアドレス有効信号（線２３）とともに、主
記憶制御ユニツトＵ１に線２１を介して送出
し、主記憶の読出し動作が行なわれる。 主記憶での読出し動作が完了すると、主記憶制
御ユニツトＵ１より線２４を介して読出しデー
タが、線２５を介して、データ有効信号が返さ
れる。線２４上の読出しデータは、セレクタｓ
１０５を経て、データレジスタDR，ｒ１２０に
入力され、線２５がセレクタｓ１０４を経て、
DR，ｒ１２０のセツト端子に入力されて、読出
しデータが、DR，ｒ１２０にセツトされ、その
出力が線２９を介してベクトルレジスタデータ
ユニツトＵ４１（第１０図）に送られる。また、
線２５上のデータ有効信号はフリツプフロツ
プ、ｆ１０２に一旦セツトされ、線３０によ
り、ベクトルレジスタ制御ユニツトＵ４０に送ら
れる。 MVLCTR，ｃ１００が減算していき、内容が
“１”になると、１検出回路ｂ１０５によつて、
最終ベクトル要素であることが検出され、線３
２によつて、最終レジスタデータ信号が、主記憶
制御ユニツトＵ１にベクトルアドレス（線２
１）、アドレス有効信号（線２３）とともに送
出され、線３３によつて、読出しデータと同期
して戻される。線３３上の最終ベクトルデータ
信号は、フリツプフロツプｆ１０３にて一旦セツ
トされ、セレクタｓ１０６を経て、線２６によ
り、ベクトルレジスタ制御ユニツトＵ４（第１０
図）に送られたが、MVLCTR，ｃ１００の内容
は、１減算回路ｂ１０３を経て“０”になると、
非零検出回路ｂ１０４は“０”を出力し、アドレ
ス有効信号の送出が停止される。以上で、ベクト
ルデータの読出し動作が終了する。 （） ベクトルデータの格納動作 ベクトルデータの格納においては、先ず、格納
できることを指定する信号が、線２０を介して
主記憶制御ユニツトＵ１に送られる。この信号は
MIR，ｒ１００の内容をデコーダｂ１０１でデ
コードすることにより作成される。格納すべきデ
ータの主記憶アドレスの送出は、読出し動作とま
つたく同じである。すなわち、ベクトルアドレス
レジスタおよびベクトルアドレス増分レジスタ中
の指定された１つがセレクタｓ１００，ｓ１０１
により選択されて、それぞれWVAR，ｒ１１０，
WVAIR，ｒ１２０にセツトされる。WVAR，
ｒ１１０の出力線２１により主記憶制御ユニツ
トＵ１にベクトルアドレスが送られることも読出
し動作と同様である。 格納されるデータは、線２７により、データ
有効信号（線２８上）とともに、ベクトルレジ
スタユニツトＵ４より送られてくる。ベクトルデ
ータはセレクタｓ１０５を経て、DR，ｒ１２０
にセツトされる。DR，ｒ１２０へのセツトの制
御は、線２８上のデータ有効信号をセレクタｓ
１０５を経てDR，ｒ１２０のセツト端子に入力
することにより行なう。線２８上のデータ有効
信号はまた、フリツプフロツプ、ｆ１０１にも入
力され、一旦セツトされた後、その出力は、セレ
クタｓ１０７を経て、線２３によりDR，ｒ１
２０上の格納すべきベクトルデータとともに主記
憶制御ユニツトＵ１へおくられる。これによつ
て、主記憶制御ユニツトは、主記憶への書込み動
作を行なう。線２３上のアドレス有効信号は、
WVAR，ｒ１１０のセツト端子に入力されて、
WVAR，ｒ１１０の更新に使用されることは読
出し動作と同様である。以上のようにして、ベク
トルレジスタユニツトから格納すべきデータとデ
ータ有効信号が送られてくるたびに、そのアドレ
スを付して主記憶制御ユニツトへ送出すると同時
に、WVAR，ｒ１１０を更新して、次のベクト
ルデータの格納にそなえる。これを、ベクトルレ
ジスタユニツトからデータが送られてくる限り繰
返し行なう。 なお、格納動作においては、MVLCTR，ｃ１
００は、読出し動作と同様に動作はするが、意味
はもたない。最終ベクトルデータ信号が線３２
により主記憶制御ユニツトにおくられても、格納
動作時は無視される。 演算器 第２１図は、演算器０の概略を示したものであ
る。演算器１も同一構造である。本実施例におい
ては、演算回路ｂ２１０〜ｂ２１３はすでに公知
のごとく、各々への入力に対する部分演算を演算
制御回路ｂ２０１〜ｂ２０４の制御の下で行なう
ものである。ここで、パイプライン演算は４つの
ステージに分けて実行されると仮定しているが、
このステージ数に特に制限はない。又、演算器
０，１は命令で指定される各種の演算を行いうる
ものとする。本実施例においては、入力オペラン
ドとしてベクトルデータ、およびそのデータ有効
信号が入力されると、パイプライン・ステージに
よつて演算され、結果のベクトルデータと、デー
タ有効信号が同期して出力されること、最終ベク
トルデータ信号が入力されたときには、この信号
もデータ有効信号と同期して出力されることが特
長である。 動作の概略を以下に説明する。 命令制御ユニツトＵ３より線１０を介して命
令起動信号がアンドゲートｇ２００に入力され、
線１３を介してリソース種類、番号がデコーダ
ｂ２００に入力され、線１１を介して命令コー
ドがレジスタｒ２００に入力される。デコーダｂ
２００の出力は、それへの入力が自演算器に対す
るものであるときに、“１”となり、アンドゲー
トｇ２００を介してレジスタAIR，ｒ２００に線
１１上の命令コードのセツトを指示する。
AIR，ｒ２００の出力は、演算制御回路ｂ２０１
〜ｂ２０４に入力されて、各ステージにおける演
算回路ｂ２１０〜ｂ２１３の動作を制御する。 一方、ベクトルレジスタユニツトから、演算す
べきベクトルデータが線４３により送出されて
くると、ベクトルデータはレジスタｒ２１０，ｒ
２２０に、データ有効信号はフリツプフロツプｆ
２００にセツトされる。データ有効信号（４
３）はレジスタｒ２１０，ｒ２２０へのセツト信
号としても使用される。レジスタｒ２１０，ｒ２
２０上の内容は、演算回路ｂ２１０にて演算され
て、次のサイクルにはレジスタｒ２１１，ｒ２２
１に中間結果がセツトされる。レジスタへのセツ
トはフリツプフロツプｆ２００の出力が使用さ
れ、この出力はまたフリツプフロツプｆ２１０に
伝えられる。同様に、レジスタｒ２１１，ｒ２１
２の出力は、演算回路ｂ２１１に入力されて演算
を行ない、次のサイクルには、レジスタｒ２１
２，ｒ２２２に中間結果がセツトされる。これと
同期して、フリツプフロツプｆ２０１の出力は、
フリツプフロツプｆ２０２に移される。以下、こ
れを繰返して、演算回路ｂ２１２、レジスタｒ２
１３，演算回路ｂ２１３とデータが移動するとと
もに演算が進行し、最終結果がレジスタｒ２１４
にセツトされる。データ有効信号もフリツプフロ
ツプｆ２０２からフリツプフロツプｆ２０３、フ
リツプフロツプｆ２０４と移される。演算結果
と、そのデータが有効であることを示すデータ有
効信号は、それぞれ、線４５と線４６によ
り、ベクトルレジスタユニツトに戻される。 演算すべきデータがレジスタｒ２１０，ｒ２２
０から、レジスタｒ２１１，ｒ２２１に移される
と、次の演算すべきデータがレジスタｒ２１０，
ｒ２２０にセツトされることは、一般のパイプラ
イン演算器と同様である。 最終ベクトルデータ信号線４０により、フリ
ツプフロツプｆ２１０に入力されると、レジスタ
へのセツトと同様にして、フリツプフロツプｆ２
１０にセツトされる。データ有効信号が、フリツ
プフロツプｆ２００〜ｆ２０４を移動するのと同
期して、最終ベクトルデータ信号がフリツプフロ
ツプｆ２１０〜ｆ２１４を移動し、線４４に出
力され、ベクトルレジスタユニツトＵ４に戻され
る。 以上述べたように、本発明における演算器では
ベクトルデータと、データ有効信号が同期して入
力され、データ有効信号のパイプラインステージ
を移動するのと同期して、データが演算され、結
果がデータ有効信号と同期に出力されることが特
長である。最終ベクトルデータ信号についても同
様である。 以上のごこく、本発明によれば、演算器を動作
させたままで、不等間隔の読み出しおよびそれに
同期した結果の書き込みを行いうる。

【図面の簡単な説明】

第１図は、本発明によるベクトルプロセツサの
概略構成図、第２図は、本発明にて使用する各種
レジスタの形式を示す図、第３図は、命令制御ユ
ニツトの詳細を示す図、第４図は、命令キユーの
詳細を示す図、第５図は、リソース使用チエツク
回路の詳細を示す図、第６図ａは、レジスタ使用
チエツク回路の詳細を示す図、ｂはチエツク条件
を示す図、第７図は、レジスタ競合チエツク回路
の詳細を示す図、第８図は、命令制御ユニツトの
変形例を示す図、第９図は、第８図のｂ３９４の
詳細ブロツク図、第１０図は、ベクトルレジスタ
ユニツトの構成を示す図、第１１図は、ベクトル
レジスタ制御ユニツトの詳細図、第１２図は、命
令起動制御回路の詳細を示す図、第１３図は、Ｓ
−Ｇ変換回路の詳細を示す図、第１４図は、Ｇ−
Ｓ変換回路の詳細を示す図、第１５図は、ベクト
ルレジスタ制御回路の詳細を示す図、第１６図
は、オペランド制御回路の詳細を示す図、第１７
図は第１６図のタイミング制御回路の動作のタイ
ムチヤート、第１８図は、ベクトルレジスタデー
タユニツトの詳細を示す図、第１９図は第１８図
の回路のタイムチヤート、第２０図は、メモリ・
リクエスタの詳細を示す図、第２１図は、演算器
の詳細を示す図である。

Claims (1)

1. 【特許請求の範囲】 １ 主記憶装置と、 複数のベクトルレジスタと、 それぞれパイプライン的に演算を行う複数の演
   算手段と、 ベクトル演算を要求する命令に応答して、第１
   のベクトルレジスタから演算を受けるべきオペラ
   ンドベクトル要素を読み出し、該複数の演算手段
   のうち、該ベクトル演算を実行する一つの演算手
   段へ供給し、該一つの演算手段からそれらのオペ
   ランドベクトル要素に対する演算結果として出力
   される複数の結果ベクトル要素を、第２のベクト
   ルレジスタに書き込む制御回路とを有し、 該制御回路は、不等間隔で入力されうる複数の
   信号の各々に応答して、該第１のベクトルレジス
   タからオペランドベクトル要素を読み出す手段
   と、該読み出し手段による、該第１のベクトルレ
   ジスタからのベクトル要素の読み出しの有無に関
   係なく、該一つの演算手段を動作させ、あるオペ
   ランドベクトル要素の読み出し後該一つの演算手
   段による演算時間に依存して定まる一定時間経過
   したタイミングに同期して、該一つの演算手段か
   ら出力される結果ベクトル要素を、該第２のベク
   トルレジスタに書き込む手段とを有するデータ処
   理装置。 ２ 該読み出し手段は、該第１のベクトルレジス
   タからのベクトル要素の読み出しと同期して読み
   出し有効信号を出力する手段を有し、該書き込み
   手段は、あるオペランドベクトル要素に対して出
   力された読み出し有効信号を、該一つの演算手段
   による演算時間に依存する一定の時間の間遅延す
   る手段と、その遅延手段から出力された読み出し
   有効信号に応答してそのオペランドベクトル要素
   に対して該一つの演算手段から供給される結果ベ
   クトル要素を該第２のベクトルレジスタに書き込
   む手段とを有する第１項のデータ処理装置。 ３ 該遅延手段は、複数の記憶手段を縦続接続し
   たものである第２項のデータ処理装置。