JPH0469938A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、バイポーラトランジスタ等の半導体装置お
よびその製造方法に関するものである。

〔従来の技術〕

第３図（ａ）、　（ｂ）は従来の半導体装置であるＮＰ
Ｎ型バイポーラトランジスタを示し、同図（ａ）は平面
図、同図０））は同図（ａ）の中のＸ−Ｘ″線における
断面図、第４図はその製造方法の各工程を示す断面図で
あり、以下、第４図を参照して各製造工程について説明
する。

まず、第４図（ａ）に示すように、不純物濃度が例えば
１０　Ｉｓ〜１０１６０．−３のＰ型シリコン（Ｓｉ）
基板１の表面に、イオン注入等によりＮ型不純物が例え
ば１０′９〜１０”ｃｍ−’程度の高濃度に導入されて
Ｎ゛のコレクタ埋込層２が形成され、さらに素子分離領
域に例えば１０′７〜１０１８０！ｎ−３のＰ型不純物
が同様に導入されて分離用埋込層３が形成され、さらに
、基板１上に濃度が例えば１０”〜１０”ｃ＋ｎ−’の
Ｎ型のエピタキシャル層４が形成され、その後同図ら）
に示すように、素子分離領域に例えば１０”ｃｍ−’の
イオン注入を行なうことによりＰ型不純物層５が形成さ
れたのち、ＬＯＣＯ３法により素子分離酸化膜６が形成
される。

そして、第４図（Ｃ）に示すように、写真製版技術およ
びイオン注入、アニールにより、エピタキシャル層４に
例えば１０　”〜１０　”ｃｌ’のＮ゛の低抵抗のコレ
クタ接続層７が形成されて埋込層２に接続され、同様に
してエピタキシャル層４０表面に例えば１０”Ｃｌ１１
−’のＰ型のベース層８が形成されたのち、同様にして
同図（ｄ）に示すようにベース層８中に例えば１０Ｉｑ
〜１０”Ｃｌ１１−”程度のＰ゛型の低抵抗のベース接
続層９が形成されるとともに、ベース層８の表面に例え
ば１０１９〜ＩＱ”ｃｍ−３のＮ゛型のエミッタ＊ｉｏ
が形成される。

その後、第３図（ｂ）に示すように、５ｉＣ）ｚ等から
なる絶縁膜１１が形成され、コレクタ接続層７、ベース
接続層９およびエミッタ層１０上にそれぞれアルミ等か
らなるコレクタ電極１２、ベース電極１３およびエミッ
タ電極１４が形成され、ＮＰＮ型のバイポーラトランジ
スタが形成される。

〔発明が解決しようとする課題〕

従来の半導体装置の場合、エピタキシャル層４の形成後
に、ＬＯＣＯ３法による素子骨＃酸化膜６の形成工程お
よび不純物拡散によるコレクタ接続層７の形成工程など
、約９００℃以上の高温での熱処理が行われるため、熱
拡散によってコレクタ埋込層２の表面がエピタキシャル
層４中に浮き上がり、残在するエピタキシャル層４の厚
みが設定値より薄くなり、トランジスタの特性劣化を招
くという問題点があった。

また、ベース層８の抵抗が大きく、しかも高濃度のベー
ス接続層９と下層のコレクタとなるエピタキシャル層４
との接合容量がそれぞれ大きく、またコレクタ接続層７
が不純物拡散により形成するためコレクタ抵抗が大きく
、トランジスタの特性を劣化させる要因となっていた。

この発明は、上記のような問題点を解消するためになさ
れたもので、コレクタ埋込層の浮き上がり（表面方向へ
の拡散）を防止するとともにへ一ス抵抗およびコレクタ
抵抗を低減し、ベース接続層の接合容量を低減し、特性
の向上を図ることができる半導体装置およびその製造方
法を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係る半導体装置は、半導体基板の表面に形成
された第１導電型のコレクタ埋込層と、前記埋込層上に
形成された第１導電型のエビタキシャル層と、前記エピ
タキシャル層の表面に形成された第２導電型のベース層
と、前記ベース層の表面に形成された第１導電型のエミ
ッタ層と、前記ベース層中に形成された第２導電型の低
抵抗のベース接続層とを備えた半導体装置において、前
記ベース層の外周面に前記ベース接続層と接するように
形成された導電性膜と、前記ベース層の周囲を囲むよう
に形成され一部が前記導電性膜の下側に位１した絶縁膜
とを備え、コレクタのコンタクトをコレクタ埋込層上で
とるようにしたものである。

また、その製造方法は、第１導電型のコレクタ埋込層が
形成された半導体基板上に絶縁膜を形成する工程と、前
記埋込層の上側の前記絶縁膜のベース層形成領域を途中
までエツチングし凹部を形成する工程と、前記凹部の内
側面に導電性膜を形成する工程と、前記凹部の底面に露
出した前記絶縁膜を下層の前記埋込層までエツチングし
て前記ベース層形成領域に開口部を形成する工程と、前
記開口部を第１導電型のエピタキシャル層で埋める工程
と、前記エピタキシャル層の表面に第２の導電型のベー
ス層を形成する工程と、前記ベース層の前記導電性膜の
一部を含む領域に第２導電型のベース接続層を形成する
工程と、素子上に絶縁膜をかぶせ、各コンタクトを開口
し、コレクタのコンタクト部分のみ、コレクタ埋込層ま
でエツチングする工程とを含むようにしたものである。

〔作用〕

この発明においては、ベース層の外周面にベース接続層
を通るように導電性膜を形成したため、従来に比べてベ
ース層の抵抗が低減され、しかも導電性膜の外側および
下部に絶縁膜が位置しているため、ベース接続層の接合
容量が低減される。

また、コレクタのコンタクトをコレクタ埋込層上でとっ
ているため、コレクタ抵抗を低減できる。

また、エビ成長後に、素子分離およびコレクタ接続層の
形成が不要なため、エビ成長後の熱処理を大巾に削減で
き、コレクタ埋込層の浮き上がりを大巾に抑制できる。

〔実施例〕

以下、この発明の実施例を図について説明する。

第１図および第２図はこの発明の一実施例による半導体
装置およびその製造方法を示し、第１図（ａ）はその平
面図、第１図（ｂ）は第１図（ａ）中のＹ−Ｙ　’線断
面における断面図であり、第２図はその製造工程を示す
断面図である。

以下、第２図を参照して各製造工程について説明する。

まず、第２図（ａ）に示すように、例えば１０１５〜１
、　Ｑ　”ｃｍ−’のＰ型Ｓｉ基板ｌの表面に例えば１
０”Ｃ１’のＰ゛拡散層５が形成されたのちＬＯＣＯ３
法により素子分離酸化膜６が形成され、基板１の表面に
イオン注入およびアニールにより例えば１０′９〜１０
”ｃｍ−’程度のＮ゛型のコレクタ埋込Ｊｉ！２が形成
され、その後、基板１の上面全面にＳｉＯ□等からなる
絶縁膜１５が形成され、この絶縁膜１５０ベ一ス層形成
領域のみ、途中までエツチングを行う。

次に、第２図（ｂ）に示すように、絶縁膜１５上にＰ゛
型ドープトポリシリコン膜が形成されたのち、異方性エ
ツチングにより絶縁Ｗ１１５の開口部側壁にのみ、ポリ
シリコン膜１６が形成された後、開口部に露出した絶縁
膜１５を基板１まで開口させる。

さらに、第２図（Ｃ）に示すように、絶縁ｌｌｌｌ５の
開口部分を例えば１０１９〜Ｉ　ＯＺ　ｏ　ｃｍ　−３
のＮ型エピタキシャル層４によって選択的に埋める。

その後、第２図（（至）に示すように、エピタキシャル
層４の表面に、例えばＩＱＩＩＩＳｍ−：ｌのＰ型ベー
ス層８、例えば１０′９〜１Ｏ２０ｃＩＩ−３のＰ９ベ
ース接続層９、およびこのベース層９と同程度の濃度の
Ｎ°型エミッタ層が形成される。

そして、第２図（ｅ）に示すように、全面に５ｉ０２等
からなる絶縁Ｗ！１１を形成した後、コレクタ。

エミッタ、ベースのコンタクトホールを開口した後に、
アルミ等の金属で、各電極１２．１３．１４を形成する
と第１図のＮＰＮバイポーラトランジスタの構造を得る
ことができる。

このように、ベース層８の外周面にベース接続層９を接
するようにＰ゛型の低抵抗なボリシリコン膜１６を形成
したため、従来に比べてベース抵抗を低減することがで
き、しかも、ポリシリコン膜１６の外側および下部に絶
縁膜１５が位置しているため、ベース容量を低減するこ
とができる。

また、コレクタのコンタクトをＮ°型埋込層２上でとっ
ているため、従来よりもコレクタ抵抗を低減することが
できる。

また、従来のように、Ｎ型エピタキシャル層４の形成後
に素子分離のための高温の熱処理を行わないため、コレ
クタ埋込層２の浮き上がりを大巾に低減することができ
る。

なお、上記実施例では、ＮＰＮ型のバイポーラトランジ
スタを形成する場合について説明したが、ＰＮＰ型であ
ってもこの発明を同様に実施できるのはもちろんである
。

また、ポリシリコン膜１６はドープトポリシリコンを用
いたが、形成後に不純物をドーピングしても良い。

さらに、上記実施例では導電性膜としてポリシリコンを
用いた場合について説明したが、Ｗ、　　Ｔｉ、Ｍｏ等
の高融点金属あるいはそのシリサイド等の導電体を用い
てもよい。

〔発明の効果〕

以上のように、この発明に係る半導体装置およびその製
造方法によれば、選択エピタキシャル成長を行なうこと
により、素子分離を同時に行なうようにしたので、熱処
理を低減してコレクタ埋込層の浮き上がりを抑制でき、
従来に比べてベース抵抗、コレクタ抵抗を低減できると
ともに、へ−スの接合容量を低減することができ、半導
体装置の動作の高速性を図ることができる特性の優れた
バイポーラトランジスタ等の半導体装置を得ることが可
能となる。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体装置およびそ
の製造方法を示す図で、第１図（ａ）、　（ｂ）はその
平面図および断面図、第２図は第１図の製造工程の断面
図、第３図は従来の半導体装置を示す図で、第３図（ａ
）、　（ｂ）はその平面図および断面図、第４図は第３
図の製造工程の断面図である。 図において、１はＰ型シリコン基板、２はＮ゛コレクタ
埋込層、３は分離用Ｐ゛埋込層、４はＮ型エピタキシ＋
ル層、５は分離用Ｐ゛拡散層、６は分Ｍ酸化膜、７はＮ
゛型コレクタ接続層、８はＰ型ベース拡散層、９はＰ゛
型ベース接続層、１０はエミッタ接続層、１１は絶縁膜
、１２はコレクタ電極、１３はベース電極、１４はエミ
ッタ電極、１５は絶縁膜、１６は導電性膜である。 なお、各図中、同一符号は同一または相当部分を示す。 第１図

Claims (1)

【特許請求の範囲】
1. （１）半導体基板の表面に形成された第１導電型の高濃
   度のコレクタ埋込層と、 前記埋込層上に形成された第１導電型の低濃度のエピタ
   キシャル層と、 前記エピタキシャル層の表面に形成された第２導電型の
   ベース層と、 前記ベース層の表面に形成された第１導電型のエミッタ
   層と、 前記ベース層中に形成された第２導電型の低抵抗のベー
   ス接続層とを備えた半導体装置において、前記ベース層
   の外周面に前記ベース接続層と接するように形成された
   導電性膜と、 前記ベース層の周囲を囲むように形成され、一部が前記
   導電性膜の下側に位置する絶縁膜とを備え、 コレクタのコンタクトをコレクタの高濃度埋込層上でと
   ることを特徴とする半導体装置。（２）半導体基板の表
   面に形成された第１導電型の高濃度のコレクタ埋込層上
   に第１導電型の低濃度のエピタキシャル層を形成し、 前記エピタキシャル層の表面に第２導電型のベース層を
   形成し、 前記ベース層の表面に第１導電型のエミッタ層を形成し
   、 前記ベース層中に第２導電型の低抵抗のベース接続層を
   形成する半導体装置の製造方法において、前記埋込層が
   形成された前記基板上に絶縁膜を形成する工程と、 前記埋込層の上側の前記絶縁膜の前記ベース層形成領域
   を途中までエッチングし、凹部を形成する工程と、 前記凹部の内側壁に導電性膜を形成する工程と、前記凹
   部の底面に露出した前記絶縁膜を下層の前記埋込層まで
   エッチングし、絶縁膜を開口する工程と、 前記開口部にのみ選択的にエピタキシャル成長させ、前
   記開口部を第１導電型のエピタキシャル層で埋込む工程
   と、 前記エピタキシャル層の表面に前記ベース層を形成する
   工程と、 前記ベース層の表面に前記エミッタ層を形成する工程と
   、 前記ベース層の前記導電性膜の一部を含む領域に前記ベ
   ース接続層を形成する工程と、 前記エミッタ、ベース、コレクタのコンタクト部分の絶
   縁膜を開口し、コレクタのコンタクト部分は、高濃度埋
   込層上まで開口する工程とを含むことを特徴とする半導
   体装置の製造方法。