JPH03272144A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体装置およびその製造方法に係り、特に
バイポーラトランジスタにおけるエミッタ領域、または
、絶縁ゲート型（ＭＯＳ））ランジスタにおけるドレイ
ン領域あるいはソース領域およびその形成方法に関する
。

（従来の技術） 第４図は、従来のバイポーラトランジスタの一例として
、二層ポリシリコン構造のセルファライン型のＮＰＮ　
トランジスタの断面構造を示している。ここで、４０は
Ｐ型半導体基板、４１はＮ＋埋込み層、４２はＮ−エピ
タキシャル層、４３はディープＮ＋領域、４４は素子分
離用のフィールド絶縁膜、ＥＢはＰ＋型の外部ベース領
域、ＩＢはＰ−型の内部ベース領域、ＥはＮ＋型のエミ
ッタ領域、４５はＰ型ポリシリコン膜からなる外部ベー
ス引出し電極、４６は外部ベース引出し電極４５を覆う
絶縁膜、４７はエミッタ開口側壁部に形成されたノンド
ープ・ポリシリコンからなるエミッタ開口規定用のサイ
ドウオール、４８はＮ型ポリシリコン膜からなるエミッ
タ引出し電極である。上記サイドウオール４７は、エミ
ッタ開口内の基板上の絶縁膜をエツチングするためのマ
スクとなり、結果的にエミッタ引出し電極４８とエミッ
タ領域Ｅとのコンタクトの大きさを規定している。なお
、前記外部ベース領域ＥＢは、外部ベース引出し電極（
Ｐ型ポリシリコン膜）からのＰ型不純物の拡散により形
成され、前記エミッタ領域Ｅは、エミッタ引出し電極（
Ｎ型ポリシリコン膜）からのＮ型不純物の拡散により形
成される。

上記構造によれば、エミッタ領域とベース領域とはマス
ク合わせを必要とせずに自己整合的に形成することが可
能であり、外部ベース領域ＥＢとエミッタ領域Ｅとの間
にマスク合わせ余裕が不要であり、外部ベース抵抗が小
さくなる。また、エミッタ領域Ｅは、サイドウオール４
７の存在により、ガラスマスク上の外部ベース引出し電
極４５の間隔よりも狭められるので、内部ベース抵抗も
小さくなる。これにより、極めて優れた特性が得られる
。

しかし、上記構造では、ノンドープ・ポリシリコンから
なるエミッタ開口規定用のサイドウオール４７にエミッ
タ不純物拡散源となるエミッタ引出し電極４８が接触し
ているので、文献（Ｄｉｇｅｓｔ　ｏｆ　ＩＥＥＢ　１
９８７．　Ｂｉｐｏｌａｒ　Ｃ１ｒｃｕｉｔｓ　ａｎｄ
Ｔｅｃｈｎｏｌｏｇｙ　ＭｅｅＬｉｎｇ、　ｐ、Ｉ７８
　Ｂ、Ｙ、）Ｔｗａｎｇ　ｅｔｃ、）で指摘される如く
、エミッタ不純物拡散に際してサイドウオール４７がエ
ミッタ引出し電極４８から不純物を吸い出す。この場合
、エミッタ引出し電極４８が薄＜、シかも、エミツタ幅
が狭いと、エミッタ引出し電極４８にドープされた不純
物のうちサイドウオール４７に拡散する量が無視できず
、基板への拡散量が小さくなる。これにより、エミッタ
領域Ｅのうちでサイドウオール４７に近い側ではエミッ
タ不純物濃度が低下し、あるいは、エミッタ接合深さが
浅くなり、トランジスタのスイッチ時間が長くなり、電
流増幅率や遮断周波数が低下する等の不都合が生じる。

第５図は、第４図中のエミッタ領域の付近を取り出して
拡大して示しており、エミッタ領域の接合深さがエミッ
タ開口下の中央部に比べて周辺部で著しく浅くなってい
る様子が分かる。

なお、従来のＭＯ３型トランジスタにおけるドレイン領
域あるいはソース領域においても、上記と同様に、領域
の接合深さがドレイン開口あるいはソース開口下の中央
部に比べて周辺部で著しく浅くなっている。

（発明が解決しようとする課題） 上記したように従来の半導体装置は、エミッタ領域のう
ちでエミッタ・サイドウオールに近い側では接合深さが
浅くなり、ドレイン領域あるいはソース領域のうちでド
レイン・サイドウオールあるいはソース・サイドウオー
ルに近い側では接合深さが浅くなるという問題がある。

本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、エミッタ領域の接合深さがエミッタ開口下の
中央部と周辺部とでほぼ一定になる、または、ドレイン
領域あるいはソース領域の接合深さがドレイン開口下あ
るいはソース開口下の中央部と周辺部とでほぼ一定にな
り、特性の良い半導体装置およびその製造方法を提供す
ることにある。

［発明の構成］ （課題を解決するための手段） 本発明の半導体装置は、エミッタ開口を規定するサイド
ウオールを有するバイポーラトランジスタにおけるエミ
ッタ領域の接合深さが、エミッタ開目下の中央部と周辺
部とでほぼ一定であることを特徴とする。

また、本発明の半導体装置は、２つのゲート電極間のド
レイン開口あるいはソース開口を規定するサイドウオー
ルを有するＭＯＳトランジスタにおけるドレイン領域あ
るいはソース領域の接合深さが、ドレイン開口あるいは
ソース開口下の中央部と周辺部とでほぼ一定であること
を特徴とする。

また、本発明の半導体装置の製造方法は、バイポーラト
ランジスタの形成工程でエミッタ開口規定用のサイドウ
オールを形成する際、後で形成されるエミッタ不純物拡
散源の不純物と等しい濃度となるように同じ不純物を導
入することを特徴とする。

また、本発明の半導体装置の製造方法は、ＭＯＳ）ラン
ジスタの形成工程でドレイン開口あるいはソース開口規
定用のサイドウオールを形成する際、後で形成されるド
レイン不純物拡散源あるいはソース不純物拡散源の不純
物と等しい濃度となるように同じ不純物を導入すること
を特徴とする。

（作　用） 第１の発明の半導体装置は、エミッタ領域の接合深さが
エミッタ開口下の中央部と周辺部とでほぼ一定であり、
特性の良いバイポーラトランジスタが実現される。

また、第２の発明の半導体装置は、ドレイン領域あるい
はソース領域の接合深さがドレイン開口あるいはソース
開口下の中央部と周辺部とでほぼ一定であり、特性の良
いＭＯＳ）ランジスタが実現される。

また、第３の発明の半導体装置の製造方法は、バイポー
ラトランジスタの形成工程でのエミッタ不純物拡散に際
して、エミッタ不純物拡散源の不純物と等しい濃度とな
るように同じ不純物が導入されたサイドウオールにエミ
ッタ不純物拡散源が接触しているので、サイドウオール
がエミッタ不純物拡散源から不純物を吸い出す度合いが
低い。

このため、エミッタ不純物拡散源が薄く、しかも、０ エミツタ幅が狭くても、エミッタ不純物拡散源にドープ
された不純物のうちサイドウオールに拡散する量を無視
でき、基板への拡散量が十分に得られる。これにより、
エミッタ領域のうちでサイドウオールに近い側でも正常
な深さに拡散層を形成でき、エミッタ領域の接合深さが
エミッタ開口下の中央部と周辺部とでほぼ一定になる。

また、第４の発明の半導体装置の製造方法は、ＭＯＳ）
ランジスタの形成工程でのドレイン拡散あるいはソース
拡散に際して、ドレイン不純物拡散源あるいはソース不
純物拡散源の不純物と等しい濃度となるように同じ不純
物が導入されたサイドウオールにドレイン不純物拡散源
あるいはソース不純物拡散源が接触しているので、サイ
ドウオールがドレイン不純物拡散源あるいはソース不純
物拡散源から不純物を吸い出す度合いが低い。このため
、ドレイン不純物拡散源あるいはソース不純物拡散源が
薄く、しかも、ドレイン開口あるいはソース開口が狭く
ても、ドレイン不純物拡散源あるいはソース不純物拡散
源にドープされた不純１ 物がサイドウオールに拡散することを防止でき、基板へ
の拡散量が十分に得られる。これにより、ドレイン領域
あるいはソース領域のうちでサイドウオールに近い側で
も正常な深さに拡散層を形成でき、ドレイン領域あるい
はソース領域の接合深さがドレイン開口あるいはソース
開口下の中央部と周辺部とでほぼ一定になる。

（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図（ａ）乃至（ｅ）は、二層ポリシリコン構造のセ
ルファライン型のＮＰＮ　）ランジスタの製造工程にお
ける半導体基板の断面構造を示しており、以下、第１図
（ａ）乃至（ｅ）を参照しなからＮＰＮ　）ランジスタ
の形成方法を説明する。

まず、第１図（ａ）に示すように、Ｐ型半導体基板１０
の表面にＮ−エピタキシャル層１１を有し、内部にＮ＋
型の埋込み層１２を有する半導体基板１３を形成する。

この半導体基板１３の主表面（Ｎ−エピタキシャル層１
１の表面）に素子形　２ 或予定領域を取り囲む形でフィールド絶縁膜１３を選択
酸化法により形成し、Ｎ−エピタキシャル層１１の一部
に前記Ｎ′埋込み層１２に達するディープＮ＋領域］４
を形成する。次に、基板上の全面に比較的薄い酸化膜１
５を形成し、さらに、素子形成予定領域表面の酸化膜１
５を除去し、Ｎ−エピタキシャル層１１表面の少なくと
も素子形成予定領域上に、外部ベース引出し電極および
外部ベース拡散源となるＰ型不純物（例えばボロン）が
添加された第１半導体膜（本例では第１ポリシリコン膜
）１６と、ＣＶＤ　（気相成長）法による酸化膜よりな
る第１絶縁膜１７を順次形成する。

次に、第１図（ｂ）に示すように、前記第１絶縁膜１７
および第１ポリシリコン膜１６をパターニングしてセル
ファライン開口を形成した後、アニール処理する。これ
により、第１ポリシリコン膜が外部ベース引出し電極１
６”になると共に、半導体基板主表面の素子形成予定領
域にＰ”外部ベース領域ＥＢが形成される。この後、セ
ルファ３ ライン開口に露出した前記第１絶縁膜１７、外部ベース
引出し電極１６”および半導体基板主表面の各表面を覆
うように、基板上の全面に第２絶縁膜１８を形成する。

次に、エミッタ開口を規定するサイドウオールを形成す
るため、基板上の全面に第２半導体膜（本例では第２ポ
リシリコン膜）１９を形成する。この場合、後で形成さ
れるエミッタ引出し電極の不純物と同じ不純物および等
しい濃度となるように、上記第２ポリシリコン膜１つに
不純物を導入する。この不純物の導入方法としては、■
第２ポリシリコン膜１つをＣＶＤ法により形成する際に
不純物を含むガスを導入するか、■第２ポリシリコン膜
１つを堆積した後にイオン注入により膜中に不純物を導
入し、熱拡散により膜中不純物濃度を均一化するか、■
第２ポリシリコン膜１つを堆積した後に不純物を含む絶
縁膜（図示せず）を堆積し、この絶縁膜から熱拡散によ
り膜中に不純物を導入するなどの方法がある。

なお、上記第２ポリシリコン膜１９の膜中不純物濃度は
均一である必要があり、不純物を導入する　４ 際、第２絶縁膜１８により下地側への拡散が止められる
ので、通常の熱拡散炉により膜中不純物濃度を容易に均
一化することが可能である。

なお、前記第２絶縁膜１８の形成前あるいは形成後に、
前記外部ベース引出し電極１６”により囲まれた内側領
域の基板にＰ型不純物をイオン注入してＰ−内部ベース
領域ＩＢを形成する。

次に、第１図（Ｃ）に示すように、前記第２ポリシリコ
ン膜１９をエッチバックし、サイドウオール１９“を形
成する。なお、本工程のエツチングは、トランジスタの
寸法を精密に規定するため、異方性エツチング法で行な
う。

次に、第１図（ｄ、）に示すように、上記サイドウオー
ル１９”をマスクにして、露出している第２絶縁膜１８
（その下地に酸化膜１５がある場合にはこの酸化膜１５
も含む。）を異方性エツチングによりエッチバックして
エミッタ開口を設けると共に前記ディープＮ＋領域１４
を露出させる。

次に、第１図（ｅ）に示すように、エミッタ１出し電極
ならびにエミッタ拡散源となる第３ポリ５ シリコン膜２０を堆積する。この場合、エミッタ拡散源
となる第３ポリシリコン膜２０への不純物導入は、イオ
ン注入法によりＮ型不純物として例えば砒素を導入する
が、イオン注入性以外でも構わない。次に、基板上面に
砒素の外拡散防止保護膜としてＣＶＤ法による酸化膜（
図示せず）を形成した後、熱処理を行ってエミッタ拡散
を行ってエミッタ領域Ｅを形成する。この後、第３ポリ
シリコン膜２０をパターニングしてエミッタ引出し電極
２０”を形成する。

次に、外部ベース引出し電極１６”上の第１酸化膜１７
を選択除去してベース電極開口（図示せず）を設け、金
属配線（通常、アルミニウム配線）を形成することによ
り、ＮＰＮ　）ランジスタが完成する。

第２図は、第１図（ｅ）中のエミッタ領域Ｅの付近を取
り出して拡大して示しており、エミッタ領域Ｅの接合深
さがエミッタ開口下の中央部と周辺部とでほぼ一定にな
っている。

即ち、上記実施例のＮＰＮトランジスタの形成６ 工程においては、エミッタ不純物拡散に際して、エミッ
タ不純物拡散源の不純物と等しい濃度となるように同じ
不純物が導入されたサイドウオール１９″にエミッタ不
純物拡散源が接触しているので、エミッタ不純物拡散に
際してサイドウオール１９″がエミッタ不純物拡散源か
ら不純物を吸い出す度合いが低い。このため、エミッタ
不純物拡散源が薄＜、シかも、エミツタ幅が狭くても、
エミッタ不純物拡散源にドープされた不純物のうちサイ
ドウオール１つ”に拡散する量を無視でき、基板への拡
散量が十分に得られる。これにより、エミッタ領域Ｅの
うちでサイドウオール１９″に近い側でも正常な深さに
拡散層を形成でき、エミッタ領域の接合深さがエミッタ
開口下の中央部と周辺部とでほぼ一定になり、トランジ
スタのスイッチ時間が長くなったり、電流増幅率や遮断
周波数が低下したりする等の不都合が生じることはない
。

第３図は本発明の他の実施例に係るＭＯＳトランジスタ
の断面構造を示しており、３０は半導体７ 基板、３１は基板表面上のゲート絶縁膜、３２および３
３はそれぞれゲート電極、３４はゲート電極・基板表面
上の絶縁膜、３５は上記２つのゲート電極３２および３
３に挾まれたドレイン開口あるいはソース開口を規定す
るためのサイドウオールであり、上記２つのゲート電極
３２および３３の側壁に前記絶縁膜３４を介して形成さ
れている。

３６はドレイン領域あるいはソース領域、３７はドレイ
ン配線あるいはソース配線（ポリシリコン）、３８は保
護絶縁膜である。

上記ＭＯＳトランジスタを形成するためには、半導体基
板３０の主表面上の素子形成予定領域周辺にフィールド
絶縁膜（図示せず）を形成する工程と、上記半導体基板
主表面上の素子形成予定領域上にゲート絶縁膜３１を形
成する工程と、上記半導体基板主表面上の素子形成予定
領域上でゲート絶縁膜３１上にゲート電極３２．３３・
・・を形成する工程と、上記ゲート電極３２．３３・・
・上および基板表面上に第１絶縁膜３４を形成する工程
と、前記ゲート電極３２．３３・・・のうちの隣り合う
所８ 定のゲート電極３２．３３の相対向する側壁部に、後で
形成されるドレイン配線あるいはソース配線３７の不純
物と等しい濃度となるように同じ不純物が導入されたサ
イドウオール３５を形成する工程と、このサイドウオー
ル３５をマスクとして前記第１絶縁膜３４、ゲート絶縁
膜３１を除去してドレイン開口あるいはソース開口を形
成する工程と、上記ドレイン開口あるいはソース開口に
接するドレイン拡散用あるいはソース拡散用の第３半導
体膜を形成し、ドレイン拡散あるいはソース拡散を行っ
てドレイン領域あるいはソース領域３６を形成し、上記
第３半導体膜をパターニングしてドレイン配線あるいは
ソース配線３７を形成する工程とを順次実施すればよい
。

上記ＭＯ８）ランジスタの形成工程においても、ドレイ
ン拡散あるいはソース拡散に際して、ドレイン不純物拡
散源あるいはソース不純物拡散源の不純物と等しい濃度
となるように同じ不純物が導入されたサイドウオール３
５にドレイン不純物拡散源あるいはソース不純物拡散源
が接触している９ ので、サイドウオール３５がドレイン不純物拡散源ある
いはソース不純物拡散源から不純物を吸い出す度合いが
低い。このため、ドレイン不純物拡散源あるいはソース
不純物拡散源が薄く、しかも、ドレイン開口あるいはソ
ース開口が狭くても、ドレイン不純物拡散源あるいはソ
ース不純物拡散源にドープされた不純物がサイドウオー
ル３５に拡散することを防止でき、基板への拡散量が十
分に得られる。これにより、ドレイン領域あるいはソー
ス領域３６のうちでサイドウオール３５に近い側でも正
常な深さに拡散層を形成でき、ドレイン領域あるいはソ
ース領域３６の接合深さがドレイン開口あるいはソース
開口下の中央部と周辺部とでほぼ一定になる。

なお、上記実施例は、ディスクリート・デバイスについ
て説明を行ったが、本発明は、バイポーラ型、あるいは
、ＭＯＳ　（ＣＭＯＳ）型、あるいは、バイポーラ・Ｍ
ＯＳ　（ＣＭＯＳ）型の半導体集積回路およびその製造
方法にも適用できる。

　０ ［発明の効果］ 上述したように本発明によれば、エミッタ領域の接合深
さがエミッタ開口下の中央部と周辺部とでほぼ一定にな
る、または、ドレイン領域あるいはソース領域の接合深
さがドレイン開口下あるいはソース開口下の中央部と周
辺部とてほぼ一定になる特性の良い半導体装置およびそ
の製造方法を実現することができる。

【図面の簡単な説明】

第１図（ａ）乃至（ｅ）は本発明の一実施例に係るバイ
ポーラトランジスタの形成方法における各工程での半導
体基板の断面構造を示す図、第２図は第１図（ｅ）中の
エミッタ領域の付近を取り出して拡大して示す断面図、
第３図は本発明の他の実施例に係るＭＯＳトランジスタ
の断面構造を□□□□□山 １０・・・Ｐ型半導体基板、１１・・・Ｎ＋埋込み層、
１２・・・Ｎ−エピタキシャル層、１３・・・フィール
ド絶縁膜、１４・・・ディープＮ＋領域、１５・・・酸
化膜、１ １６・・・第１ポリシリコン膜、１６”・・・外部ベー
ス引出し電極、］７・・・第１絶縁膜、１８・・・第２
絶縁膜、１つ・・・第２ポリシリコン膜、１９”・・・
サイドウオール、２０＃・・・エミッタ引出し電極、Ｅ
Ｂ・・・外部ベース領域、ＩＢ・・・内部ベース領域、
Ｅ・・・エミッタ領域。

Claims (4)

【特許請求の範囲】
1. （１）エミッタ開口を規定するサイドウォールを有する
   バイポーラ半導体装置において、バイポーラトランジス
   タのエミッタ領域の接合深さが、上記エミッタ開口下の
   中央部と周辺部とでほぼ一定であることを特徴とする半
   導体装置。
2. （２）２つのゲート電極間のドレイン開口あるいはソー
   ス開口を規定するサイドウォールを有する絶縁ゲート型
   半導体装置において、電界効果トランジスタのドレイン
   領域あるいはソース領域の接合深さが、上記ドレイン開
   口あるいはソース開口下の中央部と周辺部とでほぼ一定
   であることを特徴とする半導体装置。
3. （３）バイポーラトランジスタの形成に際して、半導体
   基板主表面上の素子形成予定領域周辺にフィールド絶縁
   膜を形成する工程と、 上記半導体基板主表面上の少なくとも素子形成予定領域
   上にベース引出し電極と外部ベース拡散源とを兼ねる第
   １半導体膜を形成する工程と、上記第１半導体膜上に第
   １絶縁膜を形成する工程と、 エミッタ形成予定領域上で上記第１絶縁膜、前記第１半
   導体膜を順次除去し、セルフアライン開口を形成する工
   程と、 上記セルフアライン開口に露出した前記第１絶縁膜、前
   記第１半導体膜および半導体基板主表面の各表面に、第
   ２絶縁膜を形成する工程と、前記セルフアライン開口の
   内側に、後で形成されるエミッタ引出し電極の不純物と
   等しい濃度となるように同じ不純物が導入されたサイド
   ウォールを形成する工程と、 このサイドウォールをマスクとしてセルフアライン開口
   底面の前記第２絶縁膜を除去してエミッタ開口を設ける
   工程と、 上記第２絶縁膜の形成前あるいは形成後に、前記外部ベ
   ース引出し電極により囲まれた内側領域の基板表面に内
   部ベース領域を形成する工程と、上記エミッタ開口に接
   するエミッタ拡散用の第３半導体膜を形成し、エミッタ
   拡散を行い、上記第３半導体膜をパターニングしてエミ
   ッタ引出し電極を形成する工程 とを具備することを特徴とする半導体装置の製造方法。
4. （４）絶縁ゲート型電界効果トランジスタの形成に際し
   て、 半導体基板主表面上の素子形成予定領域周辺にフィール
   ド絶縁膜を形成する工程と、 上記半導体基板主表面上の素子形成予定領域上にゲート
   絶縁膜を形成する工程と、 上記半導体基板主表面上の素子形成予定領域上でゲート
   絶縁膜上にゲート電極を形成する工程と、上記ゲート電
   極上および基板表面上に第１絶縁膜を形成する工程と、 上記ゲート電極のうちの隣り合う所定のゲート電極の相
   対向する側壁部に、後で形成されるドレイン配線あるい
   はソース配線の不純物と等しい濃度となるように同じ不
   純物が導入されたサイドウォールを形成する工程と、 このサイドウォールをマスクとして前記第１絶縁膜、ゲ
   ート絶縁膜を除去してドレイン開口あるいはソース開口
   を形成する工程と、 上記ドレイン開口あるいはソース開口に接するドレイン
   拡散用あるいはソース拡散用の第３半導体膜を形成し、
   ドレイン拡散あるいはソース拡散を行ってドレイン領域
   あるいはソース領域を形成し、上記第３半導体膜をパタ
   ーニングしてドレイン配線あるいはソース配線を形成す
   る工程 とを具備することを特徴とする半導体装置の製造方法。