JPH0470787B2 - - Google Patents
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- JPH0470787B2 JPH0470787B2 JP55027613A JP2761380A JPH0470787B2 JP H0470787 B2 JPH0470787 B2 JP H0470787B2 JP 55027613 A JP55027613 A JP 55027613A JP 2761380 A JP2761380 A JP 2761380A JP H0470787 B2 JPH0470787 B2 JP H0470787B2
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- gate
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- static induction
- heterojunction
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/82—Heterojunctions
- H10D62/824—Heterojunctions comprising only Group III-V materials heterojunctions, e.g. GaN/AlGaN heterojunctions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/602—Heterojunction gate electrodes for FETs
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
本発明は、ヘテロ接合静電誘導トランジスタに
関する。 静電誘導トランジスタは、その主動作状態にお
いてチヤンネル領域にできたポテンシヤルの山の
高さをゲート及びドレインによつて静電的に変化
させ、流れる多数キヤリアの量を制御するトラン
ジスタであるため原理的にはゲート電流を必要と
せず、電流増幅率を無限大とできるトランジスタ
である。この静電誘導トランジスタを集積回路等
に応用する場合は、ノーマリ・オフ型の特性が便
利であるため、バイポーラ・モード静電誘導トラ
ンジスタが提供されている。（例えば電子材料
1978年12月号pp.51〜58）。このノーマリ・オフ型
の静電誘導トランジスタにおいては、ゲート・ソ
ース間に順方向に電圧を加えてポテンシヤルの山
を制御するため、ゲートが接合型で作られている
時にはゲートからソースに向つて少数キヤリアの
注入が起こりゲート電流が流れる。 このゲート電流は、電流増幅率を著しく低下さ
せている。また少数キヤリアの蓄積効果により周
波数特性も悪化させる。これらは集積回路として
場合のFan out数、伝搬遅延時間等を制限する要
因であり、スイツチング用として用いた場合、ス
イツチング時間等を制限する要因である。 本発明は従来の接合型静電誘導トランジスタに
おいて、ゲート・ソース間が順方向にバイアスさ
れることによつてゲート電流が流れるという問題
点を解決する構造の静電誘導トランジスタを提供
することを目的とする。 上記の目的を達成するために本発明においては
静電誘導トランジスタのソース領域にチヤンネル
領域より禁制帯幅の広い材料を用いる。ソース領
域の禁制帯幅をチヤンネル領域より広くすること
によつて少数キヤリアに対してポテンシヤル障壁
を形成できるためゲート電流を抑制できる。従来
よりチヤンネルに禁制帯幅の広い材料を用いた縦
型電界効果トランジスタ（特開昭52−23275号）
は提案されているが、製造上の容易さよりヘテロ
接合が用いられているにすぎなかつた。また、エ
ミツタ領域に禁制帯幅の広い材料を用いたバイポ
ーラ・トランジスタ（例えば特開昭51−128268
号）が提案されているが、このような従来のヘテ
ロ接合バイポーラ・トランジスタにおいては、ベ
ース広がり抵抗を下げるためにベース領域の不純
物密度を上げざるを得ず、電流増幅率の向上はそ
れ程期待できない。これに対し、本発明のヘテロ
接合静電誘導トランジスタはベース広がり抵抗に
よる周波数限界を持たず、良好な周波数特性を有
し、ソース領域の禁制帯幅をチヤンネル領域より
広くしたことによる効果を十分に電流増幅率の向
上に生かすことができる。 このようなチヤンネル領域よりも広い禁制帯幅
をもつ材料としてはシリコンの場合、酸素添加さ
れたpoly Si（Semi−insulating polycrystalline
Silicon：以下SIPOSと略す）がある。SIPOSと
は酸素含有量が0at.％から66.7at％の間の値を有
するシリコンであり、酸素含有量に応じてシリコ
ンとSiO2の間の禁制帯幅と抵抗率を持つ。この
SIPOSに不純物を添加することによつて低抵抗
とできるため、ソース領域として使用できる。不
純物添加されたSIPOS、たとえば燐(P)ドープさ
れた（Si：55.4％、Ｏ：44％、Ｐ：0.6％）よりな
るSIPOSは、シリコンより広いバンドギヤツプ
（通常1.5eV程度）を持ち、ゲート・ソース間に
ヘテロ接合を形成するので、およそバンドギヤツ
プの異なる分だけ少数キヤリアに対して障壁とな
り、少数キヤリアのゲート領域やチヤンネルから
のソース領域への注入をおさえることができる。
少数キヤリアに対して充分効果的な電位障壁を有
し、かつソース領域として使用できるだけの低抵
抗領域とするためには、酸素含有量を２〜50at.
％とすることが望ましい。ソース・チヤンネル間
をヘテロ接合で形成すると、通常界面に多くの界
面準位が生じてしまい、界面での再結合電流が大
きくなつて、電流利得低下の一因となる。従つ
て、ソース・チヤンネル間のヘテロ接合は界面準
位のできるだけ少ない接合であることが要求され
る。不純物添加されたSIPOSはシリコンとの界
面においての再結合速度が小さくでき界面での再
結合電流はほとんど無視できる。従つて、従来の
接合型静電誘導トランジスタが順方向バイアスで
動作するときに有する上記の欠点をソース領域に
チヤンネル領域より広い禁制帯幅を有する材料を
用いることにより克服できる。 以下図面を用いて本発明を説明する。 まず最初に個別のヘテロ接合静電誘導トランジ
スタについて述べ、次に集積回路への応用につい
て述べる。 第１図ａが従来の接合型静電誘導トランジスタ
の断面構造図の一例である。 領域１がn+ソース、領域２がn-チヤンネル、
領域３がn+ドレイン、領域４がp+ゲートをそれ
ぞれあらわす。また、領域５は酸化膜等の絶縁
膜、領域１′、領域３′、領域４′がそれぞれソー
ス電極、ドレイン電極、ゲート電極である。 各部の不純物密度はおよそ次のように定める。
n+ドレイン領域３及びソース領域１は1018〜1021
cm-3、p+ゲート領域４は1018〜1021cm-3、n-チヤ
ンネル領域２は1012〜1015cm-3である。チヤンネ
ル領域２はn-である必要はなく、1013〜1016cm-3
程度のp-領域としても構わない。ノーマリオフ
型デバイスとするには、チヤンネル領域２の不純
物密度はゲートp+領域４との拡散電位差でｎチ
ヤンネル領域が完全に空乏化するようにゲート間
隔及びチヤンネル長と関係して決定する必要があ
る。もちろん、ドレインに加えられる電圧にも依
存するし、チヤンネル長さにもよる。ドレインに
所定の正電圧が印加されたときの同図Ｘ−Ｙ方向
のエネルギーバンド図を第１図ｂに示す。 ６が伝導帯の下端を、７が充満帯の上端を現わ
している。p+ゲート領域４に電圧を加えない状
態ではn-チヤンネル領域２に生じる障壁の高さ
は充分高いので電流は殆んど流れず非常導通とな
つている。トランジスタを導通状態にするために
ゲート、ソース間に順方向に電圧を加えて、障壁
の高さを減少させる。このとき少数キヤリア（こ
の場合はホール）に対する障壁も減少するので
p+ゲート領域４からソース領域１に少数キヤリ
アであるホールが注入される。 つまり、ゲートからソースに向つてホールによ
る電流が流れ電流増幅率を減少させる。また注入
された少数キヤリアの蓄積効果によつて周波数特
性をも悪化させる。上記の欠点を改善するために
本発明では順方向にゲートがバイアスされる接合
型静電誘導トランジスタのソース領域として、チ
ヤンネル領域より禁制帯幅の広い材料をソース領
域に使用する。例えば、チヤンネルがSiであれば
ソースには不純物添加されたSIPOSを用いるわ
けである。第２図ａに半導体基板はSiでソースに
不純物添加されたSIPOSを用いた静電誘導トラ
ンジスタの実施例の１つの断面構造図を示す。領
域１１が不純物添加されたSIPOSを用いたソー
ス領域である。領域１２がn-チヤンネル、領域
１３がn+ドレイン、領域１４がp+ゲート、領域
１５が酸化膜等の絶縁膜である。領域１１′、１
３′、１４′がそれぞれソース電極、ドレイン電
極、ゲート電極である。領域１１はCVD
（Chemical VaparDeposition）及び２段階アニ
ールによつて形成する。SIPOS自体は半絶縁物
であるが、不純物を添加し、２段階アニールをす
ることによつてシリコンよりバンドギヤツプを広
く、シリコンとの界面準位の少ない接触を実現す
ることができる。（Ｎ、Oh−uchi他、“ａ new
sillcon hete rojunction transtor using the
dope ｄ SIPOS”、Tech.Dig.1979 IEDM
pp.522−525参照）第２図の場合は例えば燐を添
加してｎ型半導体とする。ｐチヤンネルの接合型
静電誘導トランジスタの場合にはSIPOSにたと
えばホウ素を添加してｐ型半導体とすればよい。
同図X′−Y′方向のエネルギーバンド図を第２図
ｂに示す。１６が伝導帯の端を、１７が充満帯の
端をあらわす。燐添加のSIPOS（Si：55.4％、
Ｏ：44％、Ｐ：O.6％）はバンドギヤツプの約
1.5eV程度ありシリコンとの間にヘテロ接合を形
成する。およそバンドギヤツプの差の分だけ少数
キヤリア（第２図の場合はホール）に対して障壁
となるので、少数キヤリアのソース領域への注入
をおさえることができる。その上SIPOSとシリ
コンの界面における再結合速度も非常に小さくで
きるので、界面における再結合電流も殆んど無視
できる。従つて、不純物添加されたSIPOSを用
いることによつて上記の欠点を改善でき、順方向
バイアスで動作する接合型静電誘導トランジスタ
の電流利得を格段に向上させることができる。即
ち、p+ゲート領域が順方向にバイアスされるこ
とによりゲート領域からチヤンネルにホールが注
入されるが、チヤンネルに注入されたホールはソ
ースに流れ込むことはない。チヤンネル中もしく
は界面での再結合によつて消滅するだけであつ
て、ゲート電流は極めて小さくなる。電流増幅率
が大きくなるということは大電力増幅用に本発明
のヘテロ接合静電誘導トランジスタを用いた場合
に、これを駆動するトランジスタは小型ですむこ
とを意味し、非常に有効である。またゲートに流
れる電流が小さいということは、ゲート・ソース
間の拡散容量が小さくなることを意味するから、
周波数特性も改善されるのでより高周波で大電力
を得ることが可能となる。同様に大電力高速スイ
ツチング素子としても非常にすぐれている。チヤ
ンネルに注入されたホールは、ゲートの順方向バ
イアスが除去されるかもしくは小さくされた時
に、再びゲートに流れ込むわけである。 本発明のヘテロ接合静電誘導トランジスタを倒
立型で使用する場合には第３図に示すようにn+
基板２１″とn-チヤンネル領域２２との間に不純
物添加されたSIPOS層２１を設ければよい。領
域２３がドレイン領域、領域２４がp+ゲート領
域、領域２５が酸化膜、窒化膜、アルミナ膜等の
絶縁膜である。また領域２１′，２３′，２４′が
それぞれソース電極、ドレイン電極、ゲート電極
である。領域２１上のチヤンネル領域２２は、領
域２１表面に結晶の方位を定めることを目的とし
たパターン、例えば、0.1μm程度の凹凸からなる
矩形パターンを数μmもしくは十数μm周期で形成
した後、シリコンを堆積させ、レーザーアニール
を行なうことによつて単結晶とすることができる
（SIPOS領域の周期凹凸構造は図示されていな
い）。第３図の構成で、p+ゲート領域２４と
SIPOS領域２１との間は電流が流れない方が、
電流利得が高くなり、かつ拡散容量も小さくなつ
て、周波数特性が向上するから、p+ゲート２４
と隣接する部分のSIPOSには不純物を添加せず、
半絶縁性のままにする方が望ましい。第３図で
は、p+ゲート領域とn-SIPOSの間にうすく高抵
抗層が入つているような例が示されているが、拡
散容量を減少させるには、直接隣接させる法がよ
い。 第２図及び第３図に、ソース領域をドープト
SIPOSで形成した接合型静電誘導トランジスタ
の例を示した。p+ゲート領域から、チヤンネル
領域に注入されたホールは、ソース領域に流れ込
まずチヤンネル領域に留まり、効率良くソースか
ら電子を引き出す役割を果すことになる。即ち、
電流利得が向上するわけである。一方、ソースか
らチヤンネルに流れ込んだ電子の一部は、ドレイ
ンに流れ込まずにゲートに流れ込むことがある。
とくに、ゲート・ソース間の順方向バイアスが深
くなつた時にはその傾向が強くなる。このチヤン
ネル中の電子がゲートに流れ込むことによるゲー
ト電流を減少させるには、p+ゲート領域もp+ド
ープSIPOSで形成すればよい。その一例を正立
型構造の例で、第４図ａに示す。３１が
n+SIPOSのソース領域、３２がn-高抵抗領域、
３３がn+ドレイン領域、３４がp+SIPOSのゲー
ト領域、３５がSiO2、Si3N4、Al2O3、AlN等の
絶縁物層である。３１′，３３′，３４′はそれぞ
れソース電極、ドレイン電極、ゲート電極であ
る。第４図ｂ及びｃはX″−Y″線に沿うチヤンネ
ル断面方向のエネルギーバンド図である。ゲート
はソースと同電位に保たれた場合である。第４図
ｂは、ゲート・チヤンネル間の拡散電位だけで
は、チヤンネルが完全に空乏層にはならず、中性
領域が残つている場合であり、第４図ｃはゲー
ト・チヤンネル間の拡散電位でチヤンネルが完全
に空乏化し、チヤンネル中に電位障壁が生じてい
る場合である。３６，３７はそれぞれ伝導帯及び
充満帯のエツジを示している。n+ゲートを
SIPOSで形成すると、n-領域とp+領域の伝導帯
には、0.4eVだけ余分に拡散電位が重畳する。従
つて、たとえゲート・チヤンネル間に0.8〜1.0V
程度の順方向電圧が加わつても、チヤンネルと
p+ゲートの伝導帯には0.4V程度の電位差が残つ
て、チヤンネルの電子は、p+ゲートに流れ出さ
ないことになる。即ち、ゲートには殆んど電流が
流れずきわめて大きな電流利得になる。p+ゲー
トからチヤンネルに注入されたホールはソースに
流れ出さずチヤンネル中に留まる。ソースからチ
ヤンネルに注入された電子はゲートに流れ出さず
ドレインに流れる。即ち、ゲートからチヤンネル
に注入されたホールが界面あるいはチヤンネルで
再結合する電流が流れるだけであつて、この電流
は極めて小さい。大半のホールはゲートとチヤン
ネルを往復するだけであつて、実効的には容量性
電流となるだけである。従つて、電流利得は極め
て大きなものになる。また、この0.4Vだけ多い
拡散電位によりn-チヤンネル領域が空乏層にな
り易くなり、第４図ｃに示されるような、電位障
壁がチヤンネルに残つて、ノーマリオフ動作する
トランジスタが形成し易い。n-領域の不純物密
度が同じなら、ゲートがp+SIPOSで作られてい
る方が、広いチヤンネル寸法でノーマリオフトラ
ンジスタが形成できる。ゲートに順方向バイアス
を加えることによりチヤンネルに注入されるホー
ルは、ゲートをもとの電圧に戻したときに再び、
ゲートに流れ込むことになる。ソースからチヤン
ネルに流れ込んだ電子は、ゲートに流れ込むこと
なくドレインに到達する。 以上に個別の接合型静電誘導トランジスタにつ
いて不純物添加されたSIPOSをソース領域に用
いてヘテロ接合を形成することによつて特性が改
善できることを示した。Siに対して禁制帯幅の広
い材料としてSIPOSを使つた例を示したわけで
ある。もちろん本発明のトランジスタがこの組合
わせに限らないことはもちろんである。この禁制
帯幅の差を△εgとすると、△εgが存在すること
によるチヤンネルからソースへのホール注入量や
チヤンネルからゲートへのホール注入量は、ほぼ
関する。 静電誘導トランジスタは、その主動作状態にお
いてチヤンネル領域にできたポテンシヤルの山の
高さをゲート及びドレインによつて静電的に変化
させ、流れる多数キヤリアの量を制御するトラン
ジスタであるため原理的にはゲート電流を必要と
せず、電流増幅率を無限大とできるトランジスタ
である。この静電誘導トランジスタを集積回路等
に応用する場合は、ノーマリ・オフ型の特性が便
利であるため、バイポーラ・モード静電誘導トラ
ンジスタが提供されている。（例えば電子材料
1978年12月号pp.51〜58）。このノーマリ・オフ型
の静電誘導トランジスタにおいては、ゲート・ソ
ース間に順方向に電圧を加えてポテンシヤルの山
を制御するため、ゲートが接合型で作られている
時にはゲートからソースに向つて少数キヤリアの
注入が起こりゲート電流が流れる。 このゲート電流は、電流増幅率を著しく低下さ
せている。また少数キヤリアの蓄積効果により周
波数特性も悪化させる。これらは集積回路として
場合のFan out数、伝搬遅延時間等を制限する要
因であり、スイツチング用として用いた場合、ス
イツチング時間等を制限する要因である。 本発明は従来の接合型静電誘導トランジスタに
おいて、ゲート・ソース間が順方向にバイアスさ
れることによつてゲート電流が流れるという問題
点を解決する構造の静電誘導トランジスタを提供
することを目的とする。 上記の目的を達成するために本発明においては
静電誘導トランジスタのソース領域にチヤンネル
領域より禁制帯幅の広い材料を用いる。ソース領
域の禁制帯幅をチヤンネル領域より広くすること
によつて少数キヤリアに対してポテンシヤル障壁
を形成できるためゲート電流を抑制できる。従来
よりチヤンネルに禁制帯幅の広い材料を用いた縦
型電界効果トランジスタ（特開昭52−23275号）
は提案されているが、製造上の容易さよりヘテロ
接合が用いられているにすぎなかつた。また、エ
ミツタ領域に禁制帯幅の広い材料を用いたバイポ
ーラ・トランジスタ（例えば特開昭51−128268
号）が提案されているが、このような従来のヘテ
ロ接合バイポーラ・トランジスタにおいては、ベ
ース広がり抵抗を下げるためにベース領域の不純
物密度を上げざるを得ず、電流増幅率の向上はそ
れ程期待できない。これに対し、本発明のヘテロ
接合静電誘導トランジスタはベース広がり抵抗に
よる周波数限界を持たず、良好な周波数特性を有
し、ソース領域の禁制帯幅をチヤンネル領域より
広くしたことによる効果を十分に電流増幅率の向
上に生かすことができる。 このようなチヤンネル領域よりも広い禁制帯幅
をもつ材料としてはシリコンの場合、酸素添加さ
れたpoly Si（Semi−insulating polycrystalline
Silicon：以下SIPOSと略す）がある。SIPOSと
は酸素含有量が0at.％から66.7at％の間の値を有
するシリコンであり、酸素含有量に応じてシリコ
ンとSiO2の間の禁制帯幅と抵抗率を持つ。この
SIPOSに不純物を添加することによつて低抵抗
とできるため、ソース領域として使用できる。不
純物添加されたSIPOS、たとえば燐(P)ドープさ
れた（Si：55.4％、Ｏ：44％、Ｐ：0.6％）よりな
るSIPOSは、シリコンより広いバンドギヤツプ
（通常1.5eV程度）を持ち、ゲート・ソース間に
ヘテロ接合を形成するので、およそバンドギヤツ
プの異なる分だけ少数キヤリアに対して障壁とな
り、少数キヤリアのゲート領域やチヤンネルから
のソース領域への注入をおさえることができる。
少数キヤリアに対して充分効果的な電位障壁を有
し、かつソース領域として使用できるだけの低抵
抗領域とするためには、酸素含有量を２〜50at.
％とすることが望ましい。ソース・チヤンネル間
をヘテロ接合で形成すると、通常界面に多くの界
面準位が生じてしまい、界面での再結合電流が大
きくなつて、電流利得低下の一因となる。従つ
て、ソース・チヤンネル間のヘテロ接合は界面準
位のできるだけ少ない接合であることが要求され
る。不純物添加されたSIPOSはシリコンとの界
面においての再結合速度が小さくでき界面での再
結合電流はほとんど無視できる。従つて、従来の
接合型静電誘導トランジスタが順方向バイアスで
動作するときに有する上記の欠点をソース領域に
チヤンネル領域より広い禁制帯幅を有する材料を
用いることにより克服できる。 以下図面を用いて本発明を説明する。 まず最初に個別のヘテロ接合静電誘導トランジ
スタについて述べ、次に集積回路への応用につい
て述べる。 第１図ａが従来の接合型静電誘導トランジスタ
の断面構造図の一例である。 領域１がn+ソース、領域２がn-チヤンネル、
領域３がn+ドレイン、領域４がp+ゲートをそれ
ぞれあらわす。また、領域５は酸化膜等の絶縁
膜、領域１′、領域３′、領域４′がそれぞれソー
ス電極、ドレイン電極、ゲート電極である。 各部の不純物密度はおよそ次のように定める。
n+ドレイン領域３及びソース領域１は1018〜1021
cm-3、p+ゲート領域４は1018〜1021cm-3、n-チヤ
ンネル領域２は1012〜1015cm-3である。チヤンネ
ル領域２はn-である必要はなく、1013〜1016cm-3
程度のp-領域としても構わない。ノーマリオフ
型デバイスとするには、チヤンネル領域２の不純
物密度はゲートp+領域４との拡散電位差でｎチ
ヤンネル領域が完全に空乏化するようにゲート間
隔及びチヤンネル長と関係して決定する必要があ
る。もちろん、ドレインに加えられる電圧にも依
存するし、チヤンネル長さにもよる。ドレインに
所定の正電圧が印加されたときの同図Ｘ−Ｙ方向
のエネルギーバンド図を第１図ｂに示す。 ６が伝導帯の下端を、７が充満帯の上端を現わ
している。p+ゲート領域４に電圧を加えない状
態ではn-チヤンネル領域２に生じる障壁の高さ
は充分高いので電流は殆んど流れず非常導通とな
つている。トランジスタを導通状態にするために
ゲート、ソース間に順方向に電圧を加えて、障壁
の高さを減少させる。このとき少数キヤリア（こ
の場合はホール）に対する障壁も減少するので
p+ゲート領域４からソース領域１に少数キヤリ
アであるホールが注入される。 つまり、ゲートからソースに向つてホールによ
る電流が流れ電流増幅率を減少させる。また注入
された少数キヤリアの蓄積効果によつて周波数特
性をも悪化させる。上記の欠点を改善するために
本発明では順方向にゲートがバイアスされる接合
型静電誘導トランジスタのソース領域として、チ
ヤンネル領域より禁制帯幅の広い材料をソース領
域に使用する。例えば、チヤンネルがSiであれば
ソースには不純物添加されたSIPOSを用いるわ
けである。第２図ａに半導体基板はSiでソースに
不純物添加されたSIPOSを用いた静電誘導トラ
ンジスタの実施例の１つの断面構造図を示す。領
域１１が不純物添加されたSIPOSを用いたソー
ス領域である。領域１２がn-チヤンネル、領域
１３がn+ドレイン、領域１４がp+ゲート、領域
１５が酸化膜等の絶縁膜である。領域１１′、１
３′、１４′がそれぞれソース電極、ドレイン電
極、ゲート電極である。領域１１はCVD
（Chemical VaparDeposition）及び２段階アニ
ールによつて形成する。SIPOS自体は半絶縁物
であるが、不純物を添加し、２段階アニールをす
ることによつてシリコンよりバンドギヤツプを広
く、シリコンとの界面準位の少ない接触を実現す
ることができる。（Ｎ、Oh−uchi他、“ａ new
sillcon hete rojunction transtor using the
dope ｄ SIPOS”、Tech.Dig.1979 IEDM
pp.522−525参照）第２図の場合は例えば燐を添
加してｎ型半導体とする。ｐチヤンネルの接合型
静電誘導トランジスタの場合にはSIPOSにたと
えばホウ素を添加してｐ型半導体とすればよい。
同図X′−Y′方向のエネルギーバンド図を第２図
ｂに示す。１６が伝導帯の端を、１７が充満帯の
端をあらわす。燐添加のSIPOS（Si：55.4％、
Ｏ：44％、Ｐ：O.6％）はバンドギヤツプの約
1.5eV程度ありシリコンとの間にヘテロ接合を形
成する。およそバンドギヤツプの差の分だけ少数
キヤリア（第２図の場合はホール）に対して障壁
となるので、少数キヤリアのソース領域への注入
をおさえることができる。その上SIPOSとシリ
コンの界面における再結合速度も非常に小さくで
きるので、界面における再結合電流も殆んど無視
できる。従つて、不純物添加されたSIPOSを用
いることによつて上記の欠点を改善でき、順方向
バイアスで動作する接合型静電誘導トランジスタ
の電流利得を格段に向上させることができる。即
ち、p+ゲート領域が順方向にバイアスされるこ
とによりゲート領域からチヤンネルにホールが注
入されるが、チヤンネルに注入されたホールはソ
ースに流れ込むことはない。チヤンネル中もしく
は界面での再結合によつて消滅するだけであつ
て、ゲート電流は極めて小さくなる。電流増幅率
が大きくなるということは大電力増幅用に本発明
のヘテロ接合静電誘導トランジスタを用いた場合
に、これを駆動するトランジスタは小型ですむこ
とを意味し、非常に有効である。またゲートに流
れる電流が小さいということは、ゲート・ソース
間の拡散容量が小さくなることを意味するから、
周波数特性も改善されるのでより高周波で大電力
を得ることが可能となる。同様に大電力高速スイ
ツチング素子としても非常にすぐれている。チヤ
ンネルに注入されたホールは、ゲートの順方向バ
イアスが除去されるかもしくは小さくされた時
に、再びゲートに流れ込むわけである。 本発明のヘテロ接合静電誘導トランジスタを倒
立型で使用する場合には第３図に示すようにn+
基板２１″とn-チヤンネル領域２２との間に不純
物添加されたSIPOS層２１を設ければよい。領
域２３がドレイン領域、領域２４がp+ゲート領
域、領域２５が酸化膜、窒化膜、アルミナ膜等の
絶縁膜である。また領域２１′，２３′，２４′が
それぞれソース電極、ドレイン電極、ゲート電極
である。領域２１上のチヤンネル領域２２は、領
域２１表面に結晶の方位を定めることを目的とし
たパターン、例えば、0.1μm程度の凹凸からなる
矩形パターンを数μmもしくは十数μm周期で形成
した後、シリコンを堆積させ、レーザーアニール
を行なうことによつて単結晶とすることができる
（SIPOS領域の周期凹凸構造は図示されていな
い）。第３図の構成で、p+ゲート領域２４と
SIPOS領域２１との間は電流が流れない方が、
電流利得が高くなり、かつ拡散容量も小さくなつ
て、周波数特性が向上するから、p+ゲート２４
と隣接する部分のSIPOSには不純物を添加せず、
半絶縁性のままにする方が望ましい。第３図で
は、p+ゲート領域とn-SIPOSの間にうすく高抵
抗層が入つているような例が示されているが、拡
散容量を減少させるには、直接隣接させる法がよ
い。 第２図及び第３図に、ソース領域をドープト
SIPOSで形成した接合型静電誘導トランジスタ
の例を示した。p+ゲート領域から、チヤンネル
領域に注入されたホールは、ソース領域に流れ込
まずチヤンネル領域に留まり、効率良くソースか
ら電子を引き出す役割を果すことになる。即ち、
電流利得が向上するわけである。一方、ソースか
らチヤンネルに流れ込んだ電子の一部は、ドレイ
ンに流れ込まずにゲートに流れ込むことがある。
とくに、ゲート・ソース間の順方向バイアスが深
くなつた時にはその傾向が強くなる。このチヤン
ネル中の電子がゲートに流れ込むことによるゲー
ト電流を減少させるには、p+ゲート領域もp+ド
ープSIPOSで形成すればよい。その一例を正立
型構造の例で、第４図ａに示す。３１が
n+SIPOSのソース領域、３２がn-高抵抗領域、
３３がn+ドレイン領域、３４がp+SIPOSのゲー
ト領域、３５がSiO2、Si3N4、Al2O3、AlN等の
絶縁物層である。３１′，３３′，３４′はそれぞ
れソース電極、ドレイン電極、ゲート電極であ
る。第４図ｂ及びｃはX″−Y″線に沿うチヤンネ
ル断面方向のエネルギーバンド図である。ゲート
はソースと同電位に保たれた場合である。第４図
ｂは、ゲート・チヤンネル間の拡散電位だけで
は、チヤンネルが完全に空乏層にはならず、中性
領域が残つている場合であり、第４図ｃはゲー
ト・チヤンネル間の拡散電位でチヤンネルが完全
に空乏化し、チヤンネル中に電位障壁が生じてい
る場合である。３６，３７はそれぞれ伝導帯及び
充満帯のエツジを示している。n+ゲートを
SIPOSで形成すると、n-領域とp+領域の伝導帯
には、0.4eVだけ余分に拡散電位が重畳する。従
つて、たとえゲート・チヤンネル間に0.8〜1.0V
程度の順方向電圧が加わつても、チヤンネルと
p+ゲートの伝導帯には0.4V程度の電位差が残つ
て、チヤンネルの電子は、p+ゲートに流れ出さ
ないことになる。即ち、ゲートには殆んど電流が
流れずきわめて大きな電流利得になる。p+ゲー
トからチヤンネルに注入されたホールはソースに
流れ出さずチヤンネル中に留まる。ソースからチ
ヤンネルに注入された電子はゲートに流れ出さず
ドレインに流れる。即ち、ゲートからチヤンネル
に注入されたホールが界面あるいはチヤンネルで
再結合する電流が流れるだけであつて、この電流
は極めて小さい。大半のホールはゲートとチヤン
ネルを往復するだけであつて、実効的には容量性
電流となるだけである。従つて、電流利得は極め
て大きなものになる。また、この0.4Vだけ多い
拡散電位によりn-チヤンネル領域が空乏層にな
り易くなり、第４図ｃに示されるような、電位障
壁がチヤンネルに残つて、ノーマリオフ動作する
トランジスタが形成し易い。n-領域の不純物密
度が同じなら、ゲートがp+SIPOSで作られてい
る方が、広いチヤンネル寸法でノーマリオフトラ
ンジスタが形成できる。ゲートに順方向バイアス
を加えることによりチヤンネルに注入されるホー
ルは、ゲートをもとの電圧に戻したときに再び、
ゲートに流れ込むことになる。ソースからチヤン
ネルに流れ込んだ電子は、ゲートに流れ込むこと
なくドレインに到達する。 以上に個別の接合型静電誘導トランジスタにつ
いて不純物添加されたSIPOSをソース領域に用
いてヘテロ接合を形成することによつて特性が改
善できることを示した。Siに対して禁制帯幅の広
い材料としてSIPOSを使つた例を示したわけで
ある。もちろん本発明のトランジスタがこの組合
わせに限らないことはもちろんである。この禁制
帯幅の差を△εgとすると、△εgが存在すること
によるチヤンネルからソースへのホール注入量や
チヤンネルからゲートへのホール注入量は、ほぼ
【式】だけ減少する。△εg＝0.1eV、0.2eV、
0.3eV、0.4eVとすると、
【式】、4.56×10-4、9.75×
10-6、2.08×10-7となる。△εgが0.1eV程度より
大きくなると、多数キヤリアの流れ込みは急激に
少なくなるわけである。 次に本発明のヘテロ接合静電誘導トランジスタ
を集積回路に応用することによつて集積回路に応
用することによつて集積回路の特性も改善できる
ことを述べる。第５図がI2L（Integ rated
Injection Logic）に本発明のヘテロ接合静電誘
導トランジスタを応用した場合の実施例の１つの
断面構造図である。領域４１〜４４がドライバの
ヘテロ接合静電誘導トランジスタを構成する。領
域４３がn+ドレイン領域、４２がn-もしくはp-
のチヤンネル領域、領域４１が本発明の不純物添
加されたn+SIPOSよりなるソース領域、領域４
４がp+ゲート領域をそれぞれあらわす。n-領域
４２は、p+ゲートとの拡散電位で完全に空乏化
し、チヤンネル中に高い電位障壁が生ずるように
寸法及び不純物密度は設定される。領域４２が
p-領域で形成されている場合にも、この領域が
略々もしくは完全に空乏化するように寸法及び不
純物密度は確定される。領域４４〜４６がインジ
エクタを構成するラテラルバイポーラトランジス
タである。領域４５がエミツタ、領域４６がベー
ス、領域４４がコレクタをそれぞれ表す。領域４
７及び４８はSiO2、Si3N4、Al2O3、AlN等の絶
縁膜である。これらはn+基板４９上に構成され
ている。基板４９はp-でもよい。この場合は埋
め込まれたSIPOS領域４１は低抵抗領域を介し
て半導体表面で配線される。領域４５′がインジ
エクタの電極であり、領域４４′が入力電極、領
域４３′が出力電極である。埋め込まれた
n+SIPOS領域４１の表面には、0.1μm程度もしく
はそれ前後の深さの凹凸が数μmあるいは十数μm
程度の周期で設けられている。ドライバの静電誘
導トランジスタのゲート領域４４とソース領域４
１の接合は順方向に電圧が加えられるが、前述の
如く領域４１は不純物添加されたSIPOSで形成
されているので、ゲートからのホール注入による
電流はほとんど流れない。従つて、倒立型に構成
されていても電流利得が大きくフアンアウト数を
大きくとることができ、また、少数キヤリアの蓄
積効果が少なくなるので伝搬遅延時間を小さくす
ることができる。この構造で、p+ゲート領域４
４をp+SIPOS領域で形成すれば、ドライバであ
る倒立型静電誘導トランジスタの電流利得が一層
向上して特性はさらに改善される。同時に、領域
４２がn-領域で形成されている場合には、p+n-
接合の拡散電位が大きくなり、ノーマリオフ型が
容易に形成できる。またp+インジエクタ領域４
５をp+SIPOSにすれば、領域４５と４１の間に
電流が殆んど流れず、電源から供給される電流が
有効に使われることになる。論理振幅を比較的大
きくとつたときドライバトランジスタのゲート領
域４４とドレイン領域４３の間が深く順方向にバ
イアスされる場合が生じる。このような場合はド
レイン領域４３も不純物添加されたSIPOSとす
ることによつてゲート・ドレイン間容量の増大を
さけることができ伝搬遅延時間の増加を防げる。
同様の特性改善がSTL（Shottky Transistor
Logic）やCML（Current Mode Logic）等に本
発明のヘテロ接合静電誘導トランジスタを応用す
ることにより行なえる。 第６図は、本発明のヘテロ接合静電誘導トラン
ジスタを用いたSTLの実施例の１つの断面構造
図である。 領域６１〜６１がドライバであるヘテロ接合静
電誘導トランジスタを構成している。領域６１が
本発明の不純物添加されたn+SIPOSを用いたソ
ース領域、領域６２がn-もしくはp-のチヤンネ
ル領域、領域６３がn+ドレイン領域をそれぞれ
あらわす。領域６４がp+ゲート領域であり、領
域６５及び６６が酸化膜等の絶縁膜である。これ
らはp-基板６７上に構成されている。領域６８
は、隣接ゲート間を分離する絶縁膜６５の下にチ
ヤンネルができて隣接ゲート間で影響をおよぼし
あうことをさけるために設けられたチヤンネルス
トツパ、ｐ層である。領域６１′はアース電極、
領域６４′は入力電極である。領域６９はゲー
ト・ドレイン間の電圧をクランプするシヨツトキ
バリアダイオードを形成する電極である。負荷
は、通常絶縁物６６の上に形成されるポリシリコ
ン抵抗である。領域７０、及び７１は出力電極で
ありかつ、布線論理を行なうためのシヨツトキー
バリアダイオードを形成する。STL形成の論理
振幅は、ゲートクランプ用シヨツトキダイオード
の順方向降下電圧Vfと出力シヨツトキダイオー
ドの順方向降下電圧Vf′の差で与えられる。従つ
て、Vf′はできるだけ小さくなるような金属例え
ばTi等が選ばれる。駆動用であるドライバSITの
ゲートドレイン間はVfだけ導通時には順方向の
バイアスされる。従つてゲート・ドレイン間の拡
散容量が大きくなり易い。拡散容量の増加を防ぐ
ためにはp+ゲート領域とn+ドレイン領域が直接
隣接している方が望ましい。Siの場合には、Vf
が0.6V程度まで殆んど拡散容量は増大せずゲー
ト・ドレイン間には接合容量だけに保たれる。
Vfがさらに大きくなる場合には、p+ゲート領域
及びn+ドレイン領域をともにP+SIPOS及び
n+SIPOSに変えればよい。ドレインをn+SIPOS
に変えたとき、ドレイン抵抗が大きくなつて動作
に支障がでるようであれば、n+SIPOSの下のSi
を薄くn+領域にしておけばよい。第６図は、p-
基板上にSTLが構成された例を示したが、より
高速動作を実現するためには、基板をp+にして、
n+ドレイン領域とp+基板の間にp-もしくはｉの
高抵抗領域を介在させ、n+ドレイン領域との拡
散電位により略々もしくは完全にこの高抵抗領域
が空乏層になるように厚さ及び不純物密度を選ん
でおけばよい。また、第６図の例では、埋め込ま
れたn+ドレイン領域と表面の出力シヨツトキダ
イオードの間は、n-領域になつているが、抵抗
を減少させるためにn+領域としてもよい。ソー
ス領域６１に不純物添加されたn+SIPOSを用い
ているので、ゲート電流を減少させることがで
き、特性改善が行なえる。領域６１がシリコン表
面に配帯されているので第４図の場合と比べ製造
し易い製造でもある。p+ゲート領域６４を
p+SIPOS領域に変えれば、電流利得はさらに向
上する。STLと似た論理ゲートにISLがあるが、
当然本発明のヘテロ接合静電誘導トランジスタを
適用できる。 第７図が、本発明のヘテロ接合静電誘導トラン
ジスタを用いたCMLの実施例の１つの断面構成
図である。領域１０１，１０２，１０３，１０
４、及び領域１１１，１１２，１１３，１１４が
差動対をなす倒立型トランジスタを構成する。領
域１２１，１２２，１２３，１２４が差動対を流
れる電流を定電流化するために用いられる正立型
トランジスタである。領域１０３及び１１３が
n+ドレイン領域を、領域１０２，１１２，１２
２がn-もしくはp-のチヤンネル領域を、領域１
０４，１１４，１２４がp+ゲート領域をそれぞ
れあらわす。差動対をなすトランジスタのソース
領域１０１，１１１及び定電流源を構成するトラ
ンジスタのドレイン領域１２３が共通領域として
不純物添加されたn+SIPOSによつて形成されて
いる。SIPOS上のSiを単結晶化するために、
SIPOSの表面には0.1μm程度の凹凸が数μmもし
くは十数μm周期で、１次元的もしくは２次元的
に形成されている。定電流源を構成するトランジ
スタのソース領域１２１も不純物添加された
SIPOSによつて形成されている。もちろん、こ
の領域はn+Siであつてもよい。領域１３５，１３
６，１３７がSiO2、Si3N4、Al2O3、AlN等の絶
縁膜であり、領域１３８はチヤンネルストツパ
ー、領域１３９はp-基板である。領域１０３′，
１０４′，１１３′，１１４′、１２１′，１２４′
は金属電極である。電極１１４′及び１２４′には
所定のバイアス電圧を与えておく。電極１０４′
が入力であり非反転、反転の出力がそれぞれ電極
１０３′及び１１３′にあらわれる。抵抗は図中に
はあらわれていないが、拡散抵抗、ポリシリコン
抵抗、トランジスタ等で製造され電極１０３′，
１１３′，１２１′に接続される。差動対をなす静
電誘導トランジスタは、そのソース領域１０１，
１１１が不純物添加n+SIPOSで形成されている
ので電流増幅率、周波数特性が改善される。 従つて、フアンアウトの増加と伝搬遅延時間の
減少が可能である。定電流源用の静電誘導トラン
ジスタのソース領域１２１も不純物添加された
n+SIPOSで形成されており、電流増幅率が改善
されている。 当然のことながら、p+ゲート領域１０４，１
１４をp+SIPOSで構成すれば差動対に使われて
いる駆動用トランジスタであるヘテロ接合静電誘
導トランジスタの電流利得はさらに高いものにな
る。また、第７図の構成では、p+ゲート領域と
n+SIPOSが離れている例が示されているが、直
接隣接させれば差動対トランジスタのゲート・ソ
ース間拡散容量が減少して動作速度は向上する。 第７図には、n+SIPOSがp-基板上に設けられ
ている例が示されているが、この領域の抵抗の大
きさが問題になる場合には、n+SIPOSの下のSi
を所定の厚さだけn+にすればよい。基板をp+に
して、高抵抗領域を介在させることも有効であ
る。 差動対をなすヘテロ接合静電誘導トランジスタ
は正立型としても差し支えない。第７図において
共通領域で構成されている。差動対のトランジス
タのソース領域１０１，１１１と定電流源トラン
ジスタのドレイン領域１２３との間の配線を半導
体表面で行なう必要があり集積度は低下するが、
製造工程が簡単になる。 以上に本発明のヘテロ接合静電誘導トランジス
タを用いることにより各種の集積回路の特性が改
善できることを示した。 本発明の静電誘導トランジスタが、ここで示し
た構造例に限らないことは言うまでもない。導電
型を全く反転したものでもよいし、構造も表面ゲ
ート構造に限らず埋め込み型ゲースでも、切り込
みゲート構造でもよい。いずれにしても、ゲー
ト・ソース間が順方向バイアスされて使用される
ことのある静電誘導トランジスタの少なくともソ
ース領域を、チヤンネル領域より禁制帯幅の広い
材料で構成してあればよいわけである。たとえ
ば、Siに対するSIPOSのようにである。 静電誘導トランジスタの少なくともソース領域
をチヤンネル領域より禁制帯幅の広い材料により
構成した本発明の静電誘導トランジスタでは電流
増幅率が大きく周波数特性が改善され大電力用あ
るいは集積回路用等としてよりすぐれた静電誘導
トランジスタとなりその工業的価値は極めて高
い。
大きくなると、多数キヤリアの流れ込みは急激に
少なくなるわけである。 次に本発明のヘテロ接合静電誘導トランジスタ
を集積回路に応用することによつて集積回路に応
用することによつて集積回路の特性も改善できる
ことを述べる。第５図がI2L（Integ rated
Injection Logic）に本発明のヘテロ接合静電誘
導トランジスタを応用した場合の実施例の１つの
断面構造図である。領域４１〜４４がドライバの
ヘテロ接合静電誘導トランジスタを構成する。領
域４３がn+ドレイン領域、４２がn-もしくはp-
のチヤンネル領域、領域４１が本発明の不純物添
加されたn+SIPOSよりなるソース領域、領域４
４がp+ゲート領域をそれぞれあらわす。n-領域
４２は、p+ゲートとの拡散電位で完全に空乏化
し、チヤンネル中に高い電位障壁が生ずるように
寸法及び不純物密度は設定される。領域４２が
p-領域で形成されている場合にも、この領域が
略々もしくは完全に空乏化するように寸法及び不
純物密度は確定される。領域４４〜４６がインジ
エクタを構成するラテラルバイポーラトランジス
タである。領域４５がエミツタ、領域４６がベー
ス、領域４４がコレクタをそれぞれ表す。領域４
７及び４８はSiO2、Si3N4、Al2O3、AlN等の絶
縁膜である。これらはn+基板４９上に構成され
ている。基板４９はp-でもよい。この場合は埋
め込まれたSIPOS領域４１は低抵抗領域を介し
て半導体表面で配線される。領域４５′がインジ
エクタの電極であり、領域４４′が入力電極、領
域４３′が出力電極である。埋め込まれた
n+SIPOS領域４１の表面には、0.1μm程度もしく
はそれ前後の深さの凹凸が数μmあるいは十数μm
程度の周期で設けられている。ドライバの静電誘
導トランジスタのゲート領域４４とソース領域４
１の接合は順方向に電圧が加えられるが、前述の
如く領域４１は不純物添加されたSIPOSで形成
されているので、ゲートからのホール注入による
電流はほとんど流れない。従つて、倒立型に構成
されていても電流利得が大きくフアンアウト数を
大きくとることができ、また、少数キヤリアの蓄
積効果が少なくなるので伝搬遅延時間を小さくす
ることができる。この構造で、p+ゲート領域４
４をp+SIPOS領域で形成すれば、ドライバであ
る倒立型静電誘導トランジスタの電流利得が一層
向上して特性はさらに改善される。同時に、領域
４２がn-領域で形成されている場合には、p+n-
接合の拡散電位が大きくなり、ノーマリオフ型が
容易に形成できる。またp+インジエクタ領域４
５をp+SIPOSにすれば、領域４５と４１の間に
電流が殆んど流れず、電源から供給される電流が
有効に使われることになる。論理振幅を比較的大
きくとつたときドライバトランジスタのゲート領
域４４とドレイン領域４３の間が深く順方向にバ
イアスされる場合が生じる。このような場合はド
レイン領域４３も不純物添加されたSIPOSとす
ることによつてゲート・ドレイン間容量の増大を
さけることができ伝搬遅延時間の増加を防げる。
同様の特性改善がSTL（Shottky Transistor
Logic）やCML（Current Mode Logic）等に本
発明のヘテロ接合静電誘導トランジスタを応用す
ることにより行なえる。 第６図は、本発明のヘテロ接合静電誘導トラン
ジスタを用いたSTLの実施例の１つの断面構造
図である。 領域６１〜６１がドライバであるヘテロ接合静
電誘導トランジスタを構成している。領域６１が
本発明の不純物添加されたn+SIPOSを用いたソ
ース領域、領域６２がn-もしくはp-のチヤンネ
ル領域、領域６３がn+ドレイン領域をそれぞれ
あらわす。領域６４がp+ゲート領域であり、領
域６５及び６６が酸化膜等の絶縁膜である。これ
らはp-基板６７上に構成されている。領域６８
は、隣接ゲート間を分離する絶縁膜６５の下にチ
ヤンネルができて隣接ゲート間で影響をおよぼし
あうことをさけるために設けられたチヤンネルス
トツパ、ｐ層である。領域６１′はアース電極、
領域６４′は入力電極である。領域６９はゲー
ト・ドレイン間の電圧をクランプするシヨツトキ
バリアダイオードを形成する電極である。負荷
は、通常絶縁物６６の上に形成されるポリシリコ
ン抵抗である。領域７０、及び７１は出力電極で
ありかつ、布線論理を行なうためのシヨツトキー
バリアダイオードを形成する。STL形成の論理
振幅は、ゲートクランプ用シヨツトキダイオード
の順方向降下電圧Vfと出力シヨツトキダイオー
ドの順方向降下電圧Vf′の差で与えられる。従つ
て、Vf′はできるだけ小さくなるような金属例え
ばTi等が選ばれる。駆動用であるドライバSITの
ゲートドレイン間はVfだけ導通時には順方向の
バイアスされる。従つてゲート・ドレイン間の拡
散容量が大きくなり易い。拡散容量の増加を防ぐ
ためにはp+ゲート領域とn+ドレイン領域が直接
隣接している方が望ましい。Siの場合には、Vf
が0.6V程度まで殆んど拡散容量は増大せずゲー
ト・ドレイン間には接合容量だけに保たれる。
Vfがさらに大きくなる場合には、p+ゲート領域
及びn+ドレイン領域をともにP+SIPOS及び
n+SIPOSに変えればよい。ドレインをn+SIPOS
に変えたとき、ドレイン抵抗が大きくなつて動作
に支障がでるようであれば、n+SIPOSの下のSi
を薄くn+領域にしておけばよい。第６図は、p-
基板上にSTLが構成された例を示したが、より
高速動作を実現するためには、基板をp+にして、
n+ドレイン領域とp+基板の間にp-もしくはｉの
高抵抗領域を介在させ、n+ドレイン領域との拡
散電位により略々もしくは完全にこの高抵抗領域
が空乏層になるように厚さ及び不純物密度を選ん
でおけばよい。また、第６図の例では、埋め込ま
れたn+ドレイン領域と表面の出力シヨツトキダ
イオードの間は、n-領域になつているが、抵抗
を減少させるためにn+領域としてもよい。ソー
ス領域６１に不純物添加されたn+SIPOSを用い
ているので、ゲート電流を減少させることがで
き、特性改善が行なえる。領域６１がシリコン表
面に配帯されているので第４図の場合と比べ製造
し易い製造でもある。p+ゲート領域６４を
p+SIPOS領域に変えれば、電流利得はさらに向
上する。STLと似た論理ゲートにISLがあるが、
当然本発明のヘテロ接合静電誘導トランジスタを
適用できる。 第７図が、本発明のヘテロ接合静電誘導トラン
ジスタを用いたCMLの実施例の１つの断面構成
図である。領域１０１，１０２，１０３，１０
４、及び領域１１１，１１２，１１３，１１４が
差動対をなす倒立型トランジスタを構成する。領
域１２１，１２２，１２３，１２４が差動対を流
れる電流を定電流化するために用いられる正立型
トランジスタである。領域１０３及び１１３が
n+ドレイン領域を、領域１０２，１１２，１２
２がn-もしくはp-のチヤンネル領域を、領域１
０４，１１４，１２４がp+ゲート領域をそれぞ
れあらわす。差動対をなすトランジスタのソース
領域１０１，１１１及び定電流源を構成するトラ
ンジスタのドレイン領域１２３が共通領域として
不純物添加されたn+SIPOSによつて形成されて
いる。SIPOS上のSiを単結晶化するために、
SIPOSの表面には0.1μm程度の凹凸が数μmもし
くは十数μm周期で、１次元的もしくは２次元的
に形成されている。定電流源を構成するトランジ
スタのソース領域１２１も不純物添加された
SIPOSによつて形成されている。もちろん、こ
の領域はn+Siであつてもよい。領域１３５，１３
６，１３７がSiO2、Si3N4、Al2O3、AlN等の絶
縁膜であり、領域１３８はチヤンネルストツパ
ー、領域１３９はp-基板である。領域１０３′，
１０４′，１１３′，１１４′、１２１′，１２４′
は金属電極である。電極１１４′及び１２４′には
所定のバイアス電圧を与えておく。電極１０４′
が入力であり非反転、反転の出力がそれぞれ電極
１０３′及び１１３′にあらわれる。抵抗は図中に
はあらわれていないが、拡散抵抗、ポリシリコン
抵抗、トランジスタ等で製造され電極１０３′，
１１３′，１２１′に接続される。差動対をなす静
電誘導トランジスタは、そのソース領域１０１，
１１１が不純物添加n+SIPOSで形成されている
ので電流増幅率、周波数特性が改善される。 従つて、フアンアウトの増加と伝搬遅延時間の
減少が可能である。定電流源用の静電誘導トラン
ジスタのソース領域１２１も不純物添加された
n+SIPOSで形成されており、電流増幅率が改善
されている。 当然のことながら、p+ゲート領域１０４，１
１４をp+SIPOSで構成すれば差動対に使われて
いる駆動用トランジスタであるヘテロ接合静電誘
導トランジスタの電流利得はさらに高いものにな
る。また、第７図の構成では、p+ゲート領域と
n+SIPOSが離れている例が示されているが、直
接隣接させれば差動対トランジスタのゲート・ソ
ース間拡散容量が減少して動作速度は向上する。 第７図には、n+SIPOSがp-基板上に設けられ
ている例が示されているが、この領域の抵抗の大
きさが問題になる場合には、n+SIPOSの下のSi
を所定の厚さだけn+にすればよい。基板をp+に
して、高抵抗領域を介在させることも有効であ
る。 差動対をなすヘテロ接合静電誘導トランジスタ
は正立型としても差し支えない。第７図において
共通領域で構成されている。差動対のトランジス
タのソース領域１０１，１１１と定電流源トラン
ジスタのドレイン領域１２３との間の配線を半導
体表面で行なう必要があり集積度は低下するが、
製造工程が簡単になる。 以上に本発明のヘテロ接合静電誘導トランジス
タを用いることにより各種の集積回路の特性が改
善できることを示した。 本発明の静電誘導トランジスタが、ここで示し
た構造例に限らないことは言うまでもない。導電
型を全く反転したものでもよいし、構造も表面ゲ
ート構造に限らず埋め込み型ゲースでも、切り込
みゲート構造でもよい。いずれにしても、ゲー
ト・ソース間が順方向バイアスされて使用される
ことのある静電誘導トランジスタの少なくともソ
ース領域を、チヤンネル領域より禁制帯幅の広い
材料で構成してあればよいわけである。たとえ
ば、Siに対するSIPOSのようにである。 静電誘導トランジスタの少なくともソース領域
をチヤンネル領域より禁制帯幅の広い材料により
構成した本発明の静電誘導トランジスタでは電流
増幅率が大きく周波数特性が改善され大電力用あ
るいは集積回路用等としてよりすぐれた静電誘導
トランジスタとなりその工業的価値は極めて高
い。
第１図ａは従来の接合型静電誘導トランジスタ
の断面構造図の一例、第１図ｂはａ図中Ｘ−Ｙ線
に沿うエネルギーバンド図、第２図ａは不純物添
加されたSIPOSを用いた接合型静電誘導トラン
ジスタの断面構造図の一例（正立型）、第２図ｂ
はａ図中X′−Y′線に沿うエネルギーバンド図、
第３図は不純物添加されたSIPOSを用いた接合
型静電誘導トランジスタの断面構造図の一例（倒
立型）、第４図は本発明の一例で、ａは断面構造
図、ｂはａ図中X″−Y″線に沿うエネルギーバン
ド図、ｃはａ図中X″−Y″線に沿うエネルギーバ
ンド図、第５図は本発明のヘテロ接合静電誘導ト
ランジスタを用いたSITI2L集積回路の断面構造
図の一例、第６図は本発明のヘテロ接合静電誘導
トランジスタを用いたSTL型集積回路の断面構
造モデル図の一例、第７図は本発明のヘテロ接合
静電誘導トランジスタを用いたCML型集積回路
の断面構造モデル図の一例である。
の断面構造図の一例、第１図ｂはａ図中Ｘ−Ｙ線
に沿うエネルギーバンド図、第２図ａは不純物添
加されたSIPOSを用いた接合型静電誘導トラン
ジスタの断面構造図の一例（正立型）、第２図ｂ
はａ図中X′−Y′線に沿うエネルギーバンド図、
第３図は不純物添加されたSIPOSを用いた接合
型静電誘導トランジスタの断面構造図の一例（倒
立型）、第４図は本発明の一例で、ａは断面構造
図、ｂはａ図中X″−Y″線に沿うエネルギーバン
ド図、ｃはａ図中X″−Y″線に沿うエネルギーバ
ンド図、第５図は本発明のヘテロ接合静電誘導ト
ランジスタを用いたSITI2L集積回路の断面構造
図の一例、第６図は本発明のヘテロ接合静電誘導
トランジスタを用いたSTL型集積回路の断面構
造モデル図の一例、第７図は本発明のヘテロ接合
静電誘導トランジスタを用いたCML型集積回路
の断面構造モデル図の一例である。
Claims (1)
- 【特許請求の範囲】 １ 一方の導電型で高不純物密度のソース領域
と、一方の導電型で高不純物密度のドレイン領域
を有し、前記ソース領域と前記ドレイン領域には
さまれた高抵抗のチヤンネル領域を備え、前記チ
ヤンネル領域の少なくとも一部を囲うべく設けら
れた他方の導電型で高不純物密度のゲート領域を
有した静電誘導トランジスタにおいて、前記ソー
ス領域の禁制帯幅が前記チヤンネル領域のいかな
る部分の禁制帯幅より広くなされていること特徴
とするヘテロ接合静電誘導トランジスタ。 ２ 前記ゲート領域の禁制帯幅が前記チヤンネル
領域のいかなる部分の禁制帯幅より広くなされて
いることを特徴とする前記特許請求の範囲第１項
記載のヘテロ接合静電誘導トランジスタ。 ３ 前記ドレイン領域の禁制帯幅が前記チヤンネ
ル領域のいかなる部分の禁制帯幅より広くなされ
ていることを特徴とする前記特許請求の範囲第１
項又は第２項記載のヘテロ接合静電誘導トランジ
スタ。 ４ 前記禁制帯幅の差が、少なくとも0.1eV以上
あることを特徴とする前記特許請求の範囲第１項
乃至第３項のいずれか一項に記載のヘテロ接合静
電誘導トランジスタ。 ５ 前記チヤンネル領域が一方の導電型により形
成されることを特徴とする前記特許請求の範囲第
１項乃至第４項のいずれか一項に記載のヘテロ接
合静電誘導トランジスタ。 ６ 前記チヤンネル領域を形成する高抵抗領域
が、ゲート、チヤンネル間拡散電位により完全に
空乏化するべく不純物密度及び寸法が選定された
ことを特徴とする前記特許請求の範囲第５項記載
のヘテロ接合静電誘導トランジスタ。 ７ 前記チヤンネル領域の少なくとも一部に他方
の導電型高抵抗領域が一層設けられたことを特徴
とする前記特許請求の範囲第１項乃至第４項のい
ずれか一項に記載のヘテロ接合静電誘導トランジ
スタ。 ８ 前記チヤンネルの少なくとも一部に設けられ
た他方の導電型高抵抗領域が、拡散電位により
略々もしくは完全に空乏化するべく不純物密度及
び寸法が選定されたことを特徴とする前記特許請
求の範囲第７項記載のヘテロ接合静電誘導トラン
ジスタ。 ９ 前記チヤンネル領域をシリコンで形成し、前
記チヤンネル領域より広い禁制帯幅を持つ前記高
不純物密度領域を低抵抗SIPOSにより形成した
ことを特徴とする前記特許請求の範囲第１項乃至
第８項のいずれか一項に記載のヘテロ接合静電誘
導トランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2761380A JPS56124273A (en) | 1980-03-04 | 1980-03-04 | Semiconductor device |
| US06/517,381 US4484207A (en) | 1980-03-04 | 1983-07-26 | Static induction transistor and semiconductor integrated circuit using hetero-junction |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2761380A JPS56124273A (en) | 1980-03-04 | 1980-03-04 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56124273A JPS56124273A (en) | 1981-09-29 |
| JPH0470787B2 true JPH0470787B2 (ja) | 1992-11-11 |
Family
ID=12225779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2761380A Granted JPS56124273A (en) | 1980-03-04 | 1980-03-04 | Semiconductor device |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4484207A (ja) |
| JP (1) | JPS56124273A (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4654960A (en) * | 1981-11-02 | 1987-04-07 | Texas Instruments Incorporated | Method for fabricating GaAs bipolar integrated circuit devices |
| US4573064A (en) * | 1981-11-02 | 1986-02-25 | Texas Instruments Incorporated | GaAs/GaAlAs Heterojunction bipolar integrated circuit devices |
| US4460910A (en) * | 1981-11-23 | 1984-07-17 | International Business Machines Corporation | Heterojunction semiconductor |
| JPS5943581A (ja) * | 1982-09-03 | 1984-03-10 | Junichi Nishizawa | 半導体光電変換装置 |
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| US4712122A (en) * | 1984-07-26 | 1987-12-08 | Research Development Corp. | Heterojunction gate ballistic JFET with channel thinner than Debye length |
| FR2569056B1 (fr) * | 1984-08-08 | 1989-03-10 | Japan Res Dev Corp | Transistor a induction statique du type a injection par effet tunnel et circuit integre comprenant un tel transistor |
| JPS61121369A (ja) * | 1984-11-19 | 1986-06-09 | Fujitsu Ltd | 半導体装置 |
| US5181087A (en) * | 1986-02-28 | 1993-01-19 | Hitachi, Ltd. | Semiconductor device and method of producing the same |
| JPH01187837A (ja) * | 1988-01-22 | 1989-07-27 | Agency Of Ind Science & Technol | 半導体集積回路 |
| US5132770A (en) * | 1988-08-25 | 1992-07-21 | Kabushiki Kaisha Toshiba | Semiconductor device having improved multi-layered substrate structure |
| DE69132934T2 (de) * | 1990-05-23 | 2002-08-29 | Uniphase Opto Holdings Inc., San Jose | Strahlungsemittierende Halbleiteranordnung und Verfahren zum Herstellen derselben |
| JP2689057B2 (ja) * | 1992-09-16 | 1997-12-10 | 本田技研工業株式会社 | 静電誘導型半導体装置 |
| EP0631326B1 (en) * | 1993-05-12 | 1999-02-24 | Zaidan Hojin Handotai Kenkyu Shinkokai | Semiconductor memory device and method of manufacturing same |
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| US5612547A (en) * | 1993-10-18 | 1997-03-18 | Northrop Grumman Corporation | Silicon carbide static induction transistor |
| US5498997A (en) * | 1994-12-23 | 1996-03-12 | Schiebold; Cristopher F. | Transformerless audio amplifier |
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| TW425722B (en) * | 1995-11-27 | 2001-03-11 | Sumitomo Chemical Co | Group III-V compound semiconductor and light-emitting device |
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| US7026650B2 (en) | 2003-01-15 | 2006-04-11 | Cree, Inc. | Multiple floating guard ring edge termination for silicon carbide devices |
| JP2006032437A (ja) * | 2004-07-12 | 2006-02-02 | Sony Corp | 半導体レーザおよびこれを用いた光装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS51128268A (en) * | 1975-04-30 | 1976-11-09 | Sony Corp | Semiconductor unit |
| JPS5828753B2 (ja) * | 1975-08-15 | 1983-06-17 | 株式会社日立製作所 | 縦形電界効果トランジスタの製造方法 |
| JPS5279784A (en) * | 1975-12-26 | 1977-07-05 | Sony Corp | Semiconductor device |
| US4157556A (en) * | 1977-01-06 | 1979-06-05 | Varian Associates, Inc. | Heterojunction confinement field effect transistor |
| FR2386903A1 (fr) * | 1977-04-08 | 1978-11-03 | Thomson Csf | Transistor a effet de champ sur support a grande bande interdite |
| JPS54145486A (en) * | 1978-05-08 | 1979-11-13 | Handotai Kenkyu Shinkokai | Gaas semiconductor device |
| US4254429A (en) * | 1978-07-08 | 1981-03-03 | Shunpei Yamazaki | Hetero junction semiconductor device |
| CA1136773A (en) * | 1978-08-14 | 1982-11-30 | Norikazu Ohuchi | Semiconductor device |
-
1980
- 1980-03-04 JP JP2761380A patent/JPS56124273A/ja active Granted
-
1983
- 1983-07-26 US US06/517,381 patent/US4484207A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4484207A (en) | 1984-11-20 |
| JPS56124273A (en) | 1981-09-29 |
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