JPH0364068A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶装置およびその製造方法に関し
、特に、積層構造を有する電荷蓄積部（スタックド・キ
ャパシタセル）を備えたダイナミック型ランダム・アク
セス・メモリ（以下、ＤＲＡＭと称する。）およびその
製造方法に関するものである。

［従来の技術］ ＤＲＡＭは既によく知られている。第６図はそのような
従来のＤＲＡＭの全体構成の一例を示すブロック図であ
る。

第６図を参照して、ＤＲＡＭは、記憶部分である複数の
メモリセルを含むメモリセルアレイ１０００と、そのア
ドレスを選択するアドレスバッファに接続された行デコ
ーダ２０００、列デコーダ３０００と、入出力回路に接
続されたセンスアンプを含む入出力インターフェイス部
とを含む。記憶部分である複数のメモリセルは、複数行
、複数列からなるマトリックス状に設けられている。各
メモリセルは、行デコーダ２０００に接続された対応の
ワード線と、列デコーダ３０００に接続された対応のビ
ット線に接続され、それによってメモリセルアレイ１０
００を構成している。外部から与えられる行アドレス信
号と列アドレス信号とを受けて、行デコーダ２０００と
列デコーダ３０００により選択された各１本のワード線
とビット線によってメモリセルが選択される。選択され
たメモリセルにデータが書込まれたり、あるいはそのメ
モリセルに蓄えられていたデータが読出されたりする。

このデータの読出／書込の指示は制御回路に与えられる
読出／書込制御２１＋信号によって行なわれる。

データはＮ（−ｎＸｍ）ビットのメモリセルアレイ１０
００に蓄積される。読出／書込を行なおうとするメモリ
セルに関するアドレス情報は、行および列アドレスバッ
フ７に保存され、行デコーダ２０００による特定のワー
ド線の選択（ｎ本のワード線のうち、１本のワード線の
選択）によってｍビットのメモリセルがビット線を介し
てセンスアンプに結合される。次に、列デコーダ３００
０による特定のビット線の選択（ｍ本のビット線のうち
、１本のビット線の選択）によって、その中の１個のセ
ンスアンプが入出力回路に結合され、制御回路の指令に
従って読出し、あるいは書込みが行なわれる。

第７図はメモリセルの書込／読出動作を説明するために
示されたＤＲＡＭの１つのメモリセル１００の等価回路
図である。この図によれば、１つのメモリセル１００は
１組の電界効果型トランジスタＱとキャパシタＣｓとか
らなる。電界効果トランジスタＱのゲート電極はワード
線２００に接続され、一方のソース／ドレイン電極はキ
ャパシタＣｓの一方の電極につながれ、他方のソース／
ドレイン電極はビット線３００に接続されている。

データの書込時には、ワード線２００に所定の電圧が印
加されることによって電界効果トランジスタＱが導通す
るので、ビット線３００に印加された電荷がキャパシタ
Ｃｓに蓄えられる。一方、データの読出時には、ワード
線２００に所定の電圧が印加されることによって電界効
果トランジスタＱが導通するので、キャパシタＣｓに蓄
えられた電荷がビット線３００を介して取出される。

第８図は、たとえば、ＩＥＤＭ（Ｉｎｔｅｒｎａｔｉｏ
ｎａｌ　　ｅｌｅｃｔｒｏｎ　　ｄｅｖｉｃｅｓ　　ｍ
ｅｅｔｉｎｇ）８８−ｐｐ、５９６〜５９９に示された
従来のビットライン埋込型スタックド・キャパシタセル
を有するＤＲＡＭのメモリセルを示す部分断面図である
。ここで、ビットライン埋込型とは、電気蓄積部の下層
にピットラインを形成する型式をいう。第９図は、その
平面図である。第８図は、第９図の■−■線に沿う断面
を示している。図において、シリコン基板１の上には、
ゲート酸化膜２を介してワード線と兼用のゲート電極３
が間隔を隔てて形成されている。シリコン基板１には、
ゲート電極３によって間隔を隔てられた一方と他方の不
純物領域５２が、ソース／ドレイン領域として形成され
ている。一方の不純物領域５２に接続するようにビット
線８２が形成されている。ビット線８２は、ワード線３
に直交するように形成されている。ワード線３とビット
線８２との間には絶縁膜４が形成されている。

ビット１１８２の上には、絶縁膜１４を介してストレー
ジノード１１２が形成されている。ストレージノード１
１２は、他方の不純物領域５２に電気的に接触するよう
に形成されている。セルプレート１３２は、キャパシタ
誘電体膜１２２を介してストレージノード１１２に対向
するように形成されている。このように、電荷蓄積部と
してのストレージノード１１２とセルプレート１３２と
の下層にビットｌ１８２が形成されているので、活性領
域１８２は、ビット線８２とワード線３に対して斜めに
配置されている。

これに対して、ビット線が電荷蓄積部の上方に位置する
メモリセルの断面構造は第１０図に示される。第１０図
を参照して、一方の不純物領域５３には下敷パッド９３
を介してビット線８３が接続されている。他方の不純物
領域５３には、下敷バッド９３を介してストレージノー
ド１１３が接続されている。ストレージノード１１３の
上には、キャパシタ誘電体膜１２３を介してセルプレー
ト１３３が形成されている。このようにビット線８３が
、ストレージノード１１３およびセルプレート１３３か
らなる電荷蓄積部の上層に形成されるためには、両者の
間に厚い層間絶縁膜１０３が形成される必要がある。そ
のため、セルプレート１３３と、ビット線８３が不純物
領域５３に接続されるためのコンタクト孔の側壁部分と
の間にマージンＭが必要とされる。

しかしながら、第８図に示される構造においては、スト
レージノード１１２とセルプレート１３２とを、ビット
線８２が不純物領域５２に接続されるコンタクト部分の
上にまで延びるように、形成することができる。そのた
め、電荷蓄積部の平面積を拡大することが可能になる。

したがって、キャパシタ容量の増大を図ることが可能に
なる。

さらに、第１１図は、たとえば、ＩＥＤＭ８８−１）ｐ
、２４６〜２４９に示された従来のスタックド・キャパ
シタセルを有するＤＲＡＭのメモリセルを示す部分断面
図である。第１２図はその平面図である。第１１図は、
第１２図のＸＩ−ＸＩ線に沿う断面を示している。図に
おいて、一方の不純物領域５４に電気的に接続するよう
に、下敷バッド９４ｂを介してタングステンプラグ８４
ａが形成されている。このタングステンプラグ８４ａに
接触するようにタングステン・ビット線８４が形成され
ている。他方の不純物領域５４に電気的に接触するよう
に、下敷パッド９４ａを介してストレージノード１１４
が形成されている。このストレージノード１１４は、厚
い平坦な層間絶縁膜１０４に選択的に形成された凹部の
内表面とその層間絶縁膜１０４の平坦な上表面に沿って
形成されている。セルプレート１３４は、ストレージノ
ード１１４の上にキャパシタ誘電体膜１４４を介して形
成されている。なお、ビット線８４は、第１２図には図
示されていないが、ワード線３と直交するようにＸＩ−
ＸＩ線に沿って形成され、コンタクト１６４を介して不
純物領域５４に電気的に接続される。ストレージノード
１１４は、コンタクト１５４を介して不純物領域５４に
接続される。このように、ビット線８４の延びる方向に
ストレージノード１１４のコンタクト１５４が存在する
ので、活性領域１８４はワード１３と直交するように配
される。また、この構造においては、分離領域としてフ
ィールドシールド７４が採用されている。

′Ｉｎ１１図に示されるメモリセルの構造によれば、電
荷蓄積部を構成するストレージノード１１４が、厚い、
平坦な層間絶縁膜に形成された凹部の内表面と層間絶縁
膜の上表面に沿って形成されているので、電荷蓄積部の
表面積が縦方向に拡大され得る。そのため、限られた占
有平面積の範囲内で、キャパシタ容量の増大が可能とな
る。また、電荷蓄積部を構成するストレージノードが平
坦な層間絶縁膜の上でバターニングされることにより形
成されるので、その加工が容易に行なわれ得る。

［発明が解決しようとする課題］ しかしながら、第８図に示される従来のビット線埋込型
スタックド・キャパシタセルによれば、電荷蓄積部を構
成するストレージノードの表面積が横方向に拡大される
が、この横方向への表面積の拡大は、これが限界である
。そのため、半導体素子がさらに微細化され、高集積化
されることに伴う電荷蓄積部の占有平面積の著しい縮小
に対応することは困難である。

一方、第１１図に示される従来のスタックド・キャパシ
タセルによれば、セルプレートの端縁とビットラインの
コンタクト部の端縁との間にマージンが必要とされる。

また、半導体素子の微細化に伴って電荷蓄積部であるス
トレージノードを縦方向に延ばして形成した場合、ビッ
ト線が不純物領域に接続されるためのコンタクト孔の深
さが深くなる。そのため、そのコンタクト孔を精度良く
開孔することは困難である。さらに、そのコンタクト孔
に選択的にタングステン膜を形成することも困難である
という問題点があった。

そこで、この発明の目的は、上記のような問題点を解消
することであり、さらに小さな占有平面積で大きな容量
を得ることが可能なスタックド・キャパシタセルを有す
る半導体記憶装置およびその製造方法を提供することで
ある。

［課題を解決するための手段］ この発明に従った半導体記憶装置は、半導体基板と、一
方と他方の不純物領域と、ゲート電極と、配線層と、ス
トレージノードと、セルプレートとを備える。半導体基
板は主表面を有し、第１導電型である。不純物領域は、
半導体基板に形成され、チャネル領域を規定するように
互いに間隔を隔てて形成されている。ゲート電極は、チ
ャネル領域の上に絶縁膜を介して形成されている。配線
層は、一方の不純物領域に電気的に接触するように、ゲ
ート電極の上方に絶縁されて形成されている。ストレー
ジノードは、少なくとも他方の不純物領域に電気的に接
触し、半導体基板の主表面に対してほぼ垂直に延びる側
壁部分を有するように形成され、配線層の上方に存在し
ている。セルプレートは、ストレージノードの上に誘電
体膜を介して形成されている。

この発明に従った半導体記憶装置の製造方法は、以下の
工程を備える。

（ａ）　　第１導電型の半導体基板の主表面上に絶縁膜
を介してゲート電極を互いに間隔を隔てて形成する工程
。

（ｂ）　　ゲート電極によって隔てられた一方と他方の
不純物領域を形成する工程。

（Ｃ）　　一方の不純物領域に電気的に接触するように
、ゲート電極の上方に絶縁されて配線層を形成する工程
。

（ｄ）　　少なくとも他方の不純物領域の表面を露出す
る底面と半導体基板の主表面に対してほぼ垂直に延びる
側面とからなる凹部を有する絶縁層を配線層の上に形成
する工程。

（ｅ）　　少なくとも凹部の底面に電気的に接触し、側
面に沿って延びるようにストレージノードを形成する工
程。

（ｆ）　　ストレージノードの上に誘電体膜を介してセ
ルプレートを形成する工程。

［作用］ この発明においては、電荷蓄積部であるストレージノー
ドが、半導体基板の主表面に対してほぼ垂直に延びる側
壁部分を６するように形成され、他方の不純物領域に電
気的に接触している。また、配線層は、一方の不純物領
域に電気的に接触するように形成されている。ストレー
ジノードは、その配線層の上方に存在している。そのた
め、ストレージノードの表面積は、側壁部分の表面積に
よって拡大されるので、キャパシタ容量の増大が図られ
る。また、一方の不純物領域に電気的に接触する配線層
は、ストレージノードの下層に形成されているので、ビ
ット線と基板とを接触させるための深いコンタクト孔の
形成は不要となる。さらに、ストレージノードはビット
線のコンタクト領域に影響されずに横方向に十分延びて
いるので、キャパシタ容量の増大は平面的にも図られる
。したがって、より小さな占有平面積で大きなキャパシ
タ容量を得ることが可能な積層構造の電荷蓄積部が形成
され得る。

［発明の実施例］ 以下、この発明の実施例を図について説明する。

第１図（ａ）は、この発明に従ったスタックドキャパシ
タセルを有するＤＲＡＭのメモリセルの構造を概念的に
示す部分断面図、第１図（ｂ）は、その断面図に対応す
る部分平面図である。なお、第１図（ａ）は、第１図（
ｂ）の１−１線の断面を示す。また、第２図は、第１図
（ｂ）に示された部分平面図の向きを変えて示す平面図
である。

これらの図を参照して、この発明のメモリセルの構造の
一実施例について説明する。

ｐ型シリコン基板１の上には、ゲート酸化膜２を介して
ワード線と兼用のゲート電極３が多結晶シリコンによっ
て形成されている。このワード線３は互いに所定の間隔
を隔てて一定方向に延びるように形成されている。ソー
スまたはドレイン領域となるべきｎ型の不純物領域は、
低濃度不純物領域５と高濃度不純物領域６とからなるＬ
ＤＤ構造を有する。一方の不純物領域に電気的に接続す
るように多結晶シリコンからなるビット線８が形成され
ている。ビット線８は、ワード線３に直交するように形
成されている。他方の不純物領域には、多結晶シリコン
からなる下敷パッド９を介して電気的に接続するように
ストレージノード１１が形成されている。このストレー
ジノード１１は、ビットＩｊ１８の上方に形成された層
間絶縁膜１０に開孔されたストレージノード開孔部１１
ａの内表面に沿って形成されている。ストレージノード
１１の上には、キャパシタ誘電体膜１２を介してセルプ
レート１３が形成されている。

ビット線８は、ビット線コンタクト１６において不純物
領域に電気的に接触するように形成されている。ストレ
ージノード１１は、ストレージノードコンタクト１５の
部分において下敷バッド９を介して不純物領域に電気的
に接触するように形成されている。このように、シリコ
ン基板１との電気的なコンタクトが形成されるので、活
性領域１８は、第１図（ｂ）　、ｔＪ２図に示されるよ
うに、ビット線８とワード線３とに対して対角線方向に
斜めに交わるように設けられる。

次に、上記のメモリセルの具体的な構造の形成方法につ
いて説明する。第３Ａ図〜第３Ｍ図は、この発明の１つ
の実施例に従ったスタックドキャパシタセルを有するメ
モリセルの製造方法を工程順に示した部分断面図である
。

まず、第３Ａ図を参照して、ｐ型シリコン基板１の上の
素子形成領域を囲むようにシリコン酸化膜からなる分離
領域７が間隔を隔てて形成される。

その後、全面上に熱酸化処理が施されることにより、数
１００Ａ程度の膜厚を有する熱酸化膜が形成される。そ
の熱酸化膜２１の上には多結晶シリコン膜３１およびシ
リコン酸化膜４１が化学的気相薄膜成長法（ＣＶＤ法）
によって形成される。

そのシリコン酸化膜４１の上には、所定のパターンに従
ったレジスト膜１７ａが形成される。

第３Ｂ図に示すように、レジスト膜１７ａをマスクとし
て用いて、シリコン酸化膜４１および多結晶シリコン膜
３１が、反応性イオンエツチング等の異方性エツチング
を用いて選択的に除去される。このようにして、活性領
域内の所望の部分にゲート電極３とシリコン酸化膜４１
ａが形成される。ゲート電極３と分離領域７とをマスク
として用いて、１０１２〜１０’　”　ｃｍ−２程度の
低濃度の砒素またはリンがシリコン基板１に注入される
。

第３Ｃ図を参照して、シリコン基板１の全面上に、シリ
コン酸化膜４２が形成される。

さらに、第３Ｄ図に示すように、異方性エツチングを用
いて、選択的にエツチング処理が施されることにより、
ゲート電極３の側壁部分のみにシリコン酸化膜からなる
サイドウオール４が形成される。このサイドウオール４
と分離領域７とをマスクとして用いて、高濃度のリンま
たは砒素がシリコン基板１に注入される。

第３Ｅ図を参照して、温度８５０〜９００℃において炉
内アニーリング処理、または温度１０００℃以上におい
てランプアニールによる急速アニーリング処理を施すこ
とにより、シリコン基板１に注入されたリンあるいは砒
素が熱拡散して、ソースまたはドレイン領域となるべき
１０１６〜１ｏ”　ｃｍ−”ａ度の低濃度のｎ型不純物
領域５と１０１９〜１０２１　ｃｍ−’程度の高濃度の
不純物領域６とからなるＬＤＤ構造が形成される。

第３Ｆ図に示すように、ビット線が接続されない不純物
領域５．６の上に、まず、シリコン酸化膜からなる絶縁
膜１４０が形成される。−その後、砒素またはリンが注
入されることにより抵抗が下げられた多結晶シリコン膜
８１とシリコン酸化膜１４１とが、シリコン基板１の全
面上にＣＶＤ法を用いて形成される。シリコン酸化膜１
４１の上には、所定のパターンに従って、レジスト膜１
７ｂが形成される。

第３Ｇ図を参照して、このレジスト膜１７ｂをマスクと
して用いて異方性エツチング処理が施されることにより
、シリコン酸化膜１４１と多結晶シリコン膜８１とが選
択的に除去される。このようにして、一方の不純物領域
５．６のみに接続するようにビット線８が形成される。

その後、第３Ｈ図に示すように、再び、シリコン酸化膜
１４２が、シリコン基板１の全面上にＣＶＤ法を用いて
形成される。

第３１図に示すように、異方性エツチング処理が施され
ることにより、ビット線８の側壁のみに選択的にシリコ
ン酸化膜が残され、サイドウオール１４が形成される。

これと同時に、キャパシタ部に接続される不純物領域５
，６の表面が露出される。

第３１図に示すように、シリコン基板１の全面上に、多
結晶シリコン膜９１がＣＶＤ法を用いて形成される。こ
の多結晶シリコン膜９１の上には、所定のパターンに従
ってレジスト膜１７ｃが形成される。このレジスト膜１
７ｃをマスクとして用いて、異方性エツチング処理が施
されることにより、多結晶シリコンからなる下敷バッド
９が形成される。

第３に図に示すように、シリコン基板１の全面上に厚く
、かつ平坦な表面を有するシリコン酸化膜１０１がＣＶ
Ｄ法を用いて形成される。その後、このシリコン酸化膜
１０１の上に所定のパターンに従ってレジスト膜１７ｄ
が形成される。このレジスト膜１７ｄをマスクとして用
いて、異方性エツチング処理が施されることにより、下
敷バッド９の表面を露出するようにコンタクト孔が開孔
される。

第３Ｌ図に示すように、そのコンタクト孔の内表面と層
間絶縁１ｆｉｌＯの上表面に沿って、全面に多結晶シリ
コン膜１１１が形成される。この多結晶シリコン膜１１
１の上には、所定のパターンに従ってレジスト＠　１７
　ｅが形成される。このレジスト膜１７ｅをマスクとし
て用いて、異方性エツチング処理が施されることにより
ストレージノード１１が形成される。

最後に、第３Ｍ図に示すように、キャパシタ誘電体１１
１２がストレージノード１１の表面上に形成される。こ
のキャパシタ誘電体膜１２の上には、多結晶シリコンか
らなるセルプレート１３がシリコン基板１の全面上に形
成される。このようにして、この発明に従ったスタック
ド・キャパシタセルを有するメモリセルが完成する。

次に、この発明に従ったスタックド・キャパシタセル構
造を有するメモリセルの他の実施例について説明する。

第４図は、この発明の他の実施例としてメモリセルの構
造を示す部分断面図である。

第１図に示された構造と異なる点は、ストレージノード
１１がシリコン基板１の主表面に対してほぼ垂直に延び
るように形成された側壁部分を有するとともに、その側
壁部分の両側面が、セルプレート１３の表面と対向する
ように形成されていることである。これにより、さらに
キャパシタ容量の拡大が図られている。すなわち、第１
図に示された構造によれば、層間絶縁膜１０の側壁に沿
って形成されるストレージノード１１においては、その
一方の側壁面のみがキャパシタとして利用されているの
に対し、第４図に示された構造によれば、ストレージノ
ード１１の両側面がキャパシタとして利用されている。

したがって、第４図の構造を有するキャパシタの容量は
、第１図の構造を有するキャパシタに比べてさらに増大
されている。

また、第４図に示された構造では、以下の製造方法にお
いて詳細に述べるように、シリコン窒化膜１９が形成さ
れている点が、第１図に示された構造と異なっている。

次に、第４図に示されたメモリセル構造の製造方法につ
いて説明する。第５Ａ図〜第５Ｐ図は、この発明の他の
実施例のメモリセルの製造方法を工程順に示す部分断面
図である。なお、第５Ａ図〜第５１図に示された製造工
程は、第３Ａ図〜第３１図に示された製造工程と同様で
あるので、その説明を省略する。

第５１図を参照して、キャパシタ部に接続される不純物
領域５．６の上に接触するように多結晶シリコンからな
る下敷パッド９が形成される。

第５に図を参照して、ビット線８が形成された領域のみ
を少なくとも覆うようにシリコン窒化膜１９が形成され
る。

第５Ｌ図を参照して、シリコン基板１の全面上に厚いシ
リコン酸化膜１０１が形成される。

第５Ｍ図に示すように、シリコン酸化膜１０１の上に所
定のパターンに従って形成されたレジスト膜１７ｄをマ
スクとして用いて、下敷パッド９の表面を露出するよう
に層間絶縁膜１０１ａに深いコンタクト孔が開孔される
。

第５Ｎ図に示すように、このコンタクト孔の内表面およ
び層間絶縁膜１０１ａの上表面に沿って全面上に多結晶
シリコン膜１１１が形成される。

第５０図に示すように、マスクを用いることなく、反応
性イオンエツチング等の異方性エツチング処理が施され
ることにより、多結晶シリコン膜１１１が全面において
エツチングオフされる。このようにして、層間絶縁膜１
０１ａの深いコンタクト孔の部分の側壁のみに多結晶シ
リコン膜１１１が残される。その結集、多結晶シリコン
からなる下敷バッド９に接合するようにストレージノー
ド１１が形成される。その後、層間絶縁膜１０１ａがウ
ェットエッチジグにより全面除去される。

このとき、予め、ビットＩ！８の形成領域の上方に形成
されたシリコン窒化膜１９がマスクとして用いられるこ
とにより、ビット線８の上に形成された絶縁膜が除去さ
れることはない。

最後に、第５Ｐ図に示すように、下敷パッド９およびス
トレージノード１１の表面を覆うようにキャパシタ誘電
体膜１２が形成される。このキャパシタ誘電体膜１２の
上には多結晶シリコンからなるセルプレート１３が形成
される。以上のようにして、この発明の他の実施例とし
てのメモリセルが完成する。

なお、上記実施例においては、メモリセルを構成するＭ
ＯＳ）−ランジスタにＬＤＤ構造を用いているが、シン
グル構造、ＤＤＤ構造、ゲートオーバラップ構造等のス
イッチング素子として動作するものであればどのような
構造を採用してもよい。

また、上記実施例においては、ゲート電極、ビット線、
下敷パッド、ストレージノード、セルブレートの材料と
して多結晶シリコンを用いているが、シリコンの金属化
膜でもよく、あるいはそれらを積層した重ね膜を採用し
てもよい。

［発明の効果１ 以上のようにこの発明によれば、ストレージノードを半
導体基板の主表面に対してほぼ垂直方向にも、水平方向
にも延びるように形成することができるので、ストレー
ジノードの表面積を一層拡大することができる。そのた
め、キャパシタ容量のさらに一層の増大が可能となる。

また、ビット線はストレージノードの下層に位置してい
るので、ビット線と基板との深いコンタクトも不要とな
るので、製造工程上の不利な点も解消され得る。

４、図面）ｗＲｌｌｌす説明 第１図は、この発明の一実施例による半導体記憶装置の
メモリセルの構造を示す部分断面図と、それに対応する
部分平面図である。

第２図は、この発明の一実施例による半導体記憶装置の
メモリセルの平面的な配置を示す部分平面図である。

第３Ａ図、第３Ｂ図、第３Ｃ図、第３Ｄ図、第３Ｅ図、
第３Ｆ図、第３Ｇ図、第３Ｈ図、第３Ｉ図、第３Ｊ図、
第３に図、第３Ｌ図、第３Ｍ図は、この発明の一実施例
による半導体記憶装置のメモリセルの製造方法を工程順
に示す部分断面図である。

第４図は、この発明の他の実施例による半導体記憶装置
のメモリセルの構造を示す部分断面図である。

第５Ａ図、第５Ｂ図、第５Ｃ図、第５Ｄ図、第５Ｅ図、
第５Ｆ図、第５Ｇ図、第５Ｈ図、第５１図、第５１図、
第５に図、第５Ｌ図、第５Ｍ図、第５Ｎ図、第５０図、
第５Ｐ図は、この発明の他の実施例による半導体記憶装
置のメモリセルの製造方法を工程順に示す部分断面図で
ある。

第６図は、従来のＤＲＡＭの全体構成を示すブロック図
である。

第７図は、第６図に示されたＤＲＡＭの１つのメモリセ
ルに対応する等価回路図である。

第８図は、スタックド・キャパシタセルを有するメモリ
セルの構造の先行技術を示す部分断面図である。

第９図は、第８図に示された構造に対応するメモリセル
の平面的な配置を示す部分′平面図である。

第１０図は、従来のスタックド・キャパシタセルを有す
るメモリセルの構造を示す部分断面図である。

第１１図は、スタックド・キャパシタセルを有するメモ
リセルの構造のもう１つの先行技術を示す部分断面図で
ある。

第１２図は、第１１図に示された構造に対応するメモリ
セルの４と内的な配置を示す部分断面図である。

図において、１はシリコン基板、２はゲート酸化膜、３
はゲート電極、５は高濃度不純物領域、６は低濃度不純
物領域、８はビット線、１１はストレージノード、１２
はキャパシタ誘電体膜、１３はセルプレートである。

なお、各図中、同−ｎ号は同一または相当部分を示す。

第２図 ６：イピ（ダ顎し３ヒ？ト卑鴫＝ｑ茗ｈす１娑ムリ（第
５Ｆ図 萬ＳＬ図 第５Ｍ図 第５Ｎ図 纂５０図 第５Ｐ図 第０図 ８６図 第１１図 ８１２図 ３、補正をする者 手続補正書（自発） 平底 ２年り０月′１２ 代表者 ５、補正の対象 （１）明細書の発明の詳細な説明の欄 （２）図面の第１１図 ６、補正の内容 （１）　明細書第６頁第２０行の「電気蓄積部」を「電
荷蓄積部」に補正する。

（２）　明細書第８頁第１６行ないし第１８行の「その
ため、・・・接続されるための」を「そのためセルプレ
ート１３３の端部と、」に補正する。

（３）　明細書第１１頁第１８行ないし第１９行の「マ
ージン」を「マージンＭ」に補正する。

（４）　明細書第２５頁第６行の「絶縁膜」を「シリコ
ン酸化膜」に補正する。

（５）　図面の第１１図を別紙のとおり補正する。

以上

Claims (2)

【特許請求の範囲】
1. （１）半導体基板上に形成された一方と他方の不純物領
   域を有する電界効果トランジスタと、その電界効果トラ
   ンジスタの一方の不純物領域に接続された配線層と、他
   方の不純物領域に接続された積層構造を有する電荷蓄積
   部とを備えた半導体記憶装置であって、 主表面を有する第１導電型の半導体基板と、前記半導体
   基板に形成され、チャネル領域を規定するように互いに
   間隔を隔てて形成された一方と他方の不純物領域と、 前記チャネル領域の上に絶縁膜を介して形成されたゲー
   ト電極と、 前記一方の不純物領域に電気的に接触するように、前記
   ゲート電極の上方に絶縁されて形成された配線層と、 少なくとも前記他方の不純物領域に電気的に接触し、前
   記半導体基板の主表面に対してほぼ垂直に延びる側壁部
   分を有するように形成され、前記配線層の上方に存在す
   るストレージノードと、前記ストレージノードの上に誘
   電体膜を介して形成されたセルプレートとを備えた半導
   体記憶装置。
2. （２）半導体基板上に形成された一方と他方の不純物領
   域を有する電界効果トランジスタと、その電界効果トラ
   ンジスタの一方の不純物領域に接続された配線層と、他
   方の不純物領域に接続された積層構造を有する電荷蓄積
   部とを備えた半導体記憶装置の製造方法であって、 第１導電型の半導体基板の主表面上に絶縁膜を介してゲ
   ート電極を互いに間隔を隔てて形成する工程と、 前記ゲート電極によって隔てられた一方と他方の不純物
   領域を形成する工程と、 前記一方の不純物領域に電気的に接触するように、前記
   ゲート電極の上方に絶縁されて配線層を形成する工程と
   、 少なくとも前記他方の不純物領域の表面を露出させる底
   面と、前記半導体基板の主表面に対してほぼ垂直に延び
   る側面とからなる凹部を有する絶縁層を前記配線層の上
   に形成する工程と、 少なくとも前記凹部の前記底面に電気的に接触し、前記
   側面に沿って延びるようにストレージノードを形成する
   工程と、 前記ストレージノードの上に誘電体膜を介してセルプレ
   ートを形成する工程とを備えた半導体記憶装置の製造方
   法。