JPH0471226B2 - - Google Patents
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- JPH0471226B2 JPH0471226B2 JP60171490A JP17149085A JPH0471226B2 JP H0471226 B2 JPH0471226 B2 JP H0471226B2 JP 60171490 A JP60171490 A JP 60171490A JP 17149085 A JP17149085 A JP 17149085A JP H0471226 B2 JPH0471226 B2 JP H0471226B2
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- input
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Description
【発明の詳細な説明】
〔概要〕
計算機システムにおける、入出力装置と主記憶
装置間のデータ転送の中継を制御する、チヤネル
装置等の制御方式である。入力データを所要の語
構成に従う語内位置に配列して転送するための、
一定長のデータレジスタ２個を、データ配列と転
送とに交互に使用する場合に、配列位置を示すバ
イト位置レジスタと配列した長さを示すデータ長
レジスタとを、一方のデータレジスタの制御か
ら、他方のデータレジスタの制御のための値に切
り換える制御を、データがデータレジスタ一杯に
配列された場合に自動的に初期値に更新する専用
回路で行うようにすることにより、経済性と処理
速度の改善を共に満足する。
装置間のデータ転送の中継を制御する、チヤネル
装置等の制御方式である。入力データを所要の語
構成に従う語内位置に配列して転送するための、
一定長のデータレジスタ２個を、データ配列と転
送とに交互に使用する場合に、配列位置を示すバ
イト位置レジスタと配列した長さを示すデータ長
レジスタとを、一方のデータレジスタの制御か
ら、他方のデータレジスタの制御のための値に切
り換える制御を、データがデータレジスタ一杯に
配列された場合に自動的に初期値に更新する専用
回路で行うようにすることにより、経済性と処理
速度の改善を共に満足する。
本発明は、計算機システムにおける、入出力装
置と主記憶装置間のデータ転送の中継を制御す
る、チヤネル装置等の制御方式に関する。
置と主記憶装置間のデータ転送の中継を制御す
る、チヤネル装置等の制御方式に関する。
入出力装置と主記憶装置との間の入力データの
転送を行う場合に、主記憶装置上におけるデータ
格納領域は、主記憶装置の読出し／書込み単位で
ある語構成に対して、一般に語境界で開始及び終
了するとは限らない。
転送を行う場合に、主記憶装置上におけるデータ
格納領域は、主記憶装置の読出し／書込み単位で
ある語構成に対して、一般に語境界で開始及び終
了するとは限らない。
そのために、入力データの中継制御を行うチヤ
ネル装置では、入出力装置から入力するデータ
を、語内の所要の位置に配列して、１語に構成
し、主記憶装置へ語単位で転送する制御を行う。
ネル装置では、入出力装置から入力するデータ
を、語内の所要の位置に配列して、１語に構成
し、主記憶装置へ語単位で転送する制御を行う。
第２図は、チヤネル装置１によつて、入出力装
置２から主記憶装置３へ入力データを転送する場
合の、チヤネル装置の制御部分の一構成例を示す
ブロツク図である。
置２から主記憶装置３へ入力データを転送する場
合の、チヤネル装置の制御部分の一構成例を示す
ブロツク図である。
公知のように、チヤネル装置１から入出力装置
２の入出力動作が起動された結果として、入出力
装置２からチヤネル装置１に対して、データ転送
要求が発せられると、図示しない回路を経て、処
理装置４が該要求を識別し、それがデータ入力動
作の場合には、入出力装置２から転送されるデー
タの受信／中継制御を開始する。
２の入出力動作が起動された結果として、入出力
装置２からチヤネル装置１に対して、データ転送
要求が発せられると、図示しない回路を経て、処
理装置４が該要求を識別し、それがデータ入力動
作の場合には、入出力装置２から転送されるデー
タの受信／中継制御を開始する。
入出力装置２からは、データが例えば１バイト
づつ、チヤネル装置１の１バイトの大きさの入出
力バツフア５へ転送される。
づつ、チヤネル装置１の１バイトの大きさの入出
力バツフア５へ転送される。
入出力バツフア５に受信したデータバイトは、
例えば512バイトのバツフアメモリ６へ順次格納
される。
例えば512バイトのバツフアメモリ６へ順次格納
される。
処理装置４は、バツフアメモリ６にデータ格納
が開始されると、バツフア制御部７のバイト位置
レジスタ８に、１語内のデータ開始バイト位置を
設定し、データ長レジスタ９を０にして、バツフ
アメモリ６からデータレジスタ１０−０又は１０
−１へのデータの配列を開始し、バツフアメモリ
６への入力データ格納と並行して動作させる。
が開始されると、バツフア制御部７のバイト位置
レジスタ８に、１語内のデータ開始バイト位置を
設定し、データ長レジスタ９を０にして、バツフ
アメモリ６からデータレジスタ１０−０又は１０
−１へのデータの配列を開始し、バツフアメモリ
６への入力データ格納と並行して動作させる。
バツフア制御部７は、バツフアメモリ６から入
力順に１バイトを読み出し、例えばデータレジス
タ１０−０上の、バイト位置レジスタ８で指定す
るバイト位置にロードし、バイト位置レジスタ８
を＋１とし、同時にデータ長レジスタ９も＋１す
る。
力順に１バイトを読み出し、例えばデータレジス
タ１０−０上の、バイト位置レジスタ８で指定す
るバイト位置にロードし、バイト位置レジスタ８
を＋１とし、同時にデータ長レジスタ９も＋１す
る。
このような制御を繰り返して、バイト位置レジ
スタ８の指すバイト位置が、データレジスタ１０
−０及び１０−１のデータ長（例えば32バイト）
を越えると、データレジスタ１０−０へのデータ
の配列を中断し、処理要求ラツチ１１をセツトし
て、処理装置４へ処理要求を出す。
スタ８の指すバイト位置が、データレジスタ１０
−０及び１０−１のデータ長（例えば32バイト）
を越えると、データレジスタ１０−０へのデータ
の配列を中断し、処理要求ラツチ１１をセツトし
て、処理装置４へ処理要求を出す。
処理装置４は、データ長レジスタ９の内容を読
み取つて積算し、該積算値と、入出力動作の開始
時に図示しない中央処理装置等から受け取つてい
る、入力データの予定の全バイト数とを比較し
て、入力データの転送が完了したか判定する。
み取つて積算し、該積算値と、入出力動作の開始
時に図示しない中央処理装置等から受け取つてい
る、入力データの予定の全バイト数とを比較し
て、入力データの転送が完了したか判定する。
又、処理装置４は、データ長レジスタ９の内容
を主記憶装置３のデータ格納領域として指定され
た領域の先頭アドレスに順次加算して、データレ
ジスタ１０−０，１０−１のデータを格納する記
憶アドレスを生成する。
を主記憶装置３のデータ格納領域として指定され
た領域の先頭アドレスに順次加算して、データレ
ジスタ１０−０，１０−１のデータを格納する記
憶アドレスを生成する。
バツフアメモリ６に残りデータがある場合に
は、バイト位置レジスタ８を開始バイト位置（こ
の場合は、前の語の末尾に続く語であるので、バ
イト位置は０）に設定し、データ長レジスタ９を
０にリセツトして、例えばデータレジスタ１０−
１へのデータ配列を開始させる。
は、バイト位置レジスタ８を開始バイト位置（こ
の場合は、前の語の末尾に続く語であるので、バ
イト位置は０）に設定し、データ長レジスタ９を
０にリセツトして、例えばデータレジスタ１０−
１へのデータ配列を開始させる。
その後処理装置４は、主記憶転送制御部１２
に、書込みアドレス、バイト数等を指定して、デ
ータレジスタ１０−０の内容を主記憶装置３に書
き込む動作を開始させる。
に、書込みアドレス、バイト数等を指定して、デ
ータレジスタ１０−０の内容を主記憶装置３に書
き込む動作を開始させる。
データレジスタ１０−０のデータを主記憶装置
３へ転送している間に、並行してデータレジスタ
１０−１へバツフアメモリ６からのデータが配列
され、このようにして、バツフアメモリ６からデ
ータレジスタ１０−０，１０−１へのデータ配列
は、入出力装置２からの入力データが続く限り、
ほゞ連続的に処理される。
３へ転送している間に、並行してデータレジスタ
１０−１へバツフアメモリ６からのデータが配列
され、このようにして、バツフアメモリ６からデ
ータレジスタ１０−０，１０−１へのデータ配列
は、入出力装置２からの入力データが続く限り、
ほゞ連続的に処理される。
しかし、データバツフア１０−０，１０−１の
一方にデータが配列された後、処理装置４が前記
のように処理して、バイト位置レジスタ８及びデ
ータ長レジスタ９を他方のデータレジタへのデー
タ配列に使用できるように設定するまでの時間に
は、データ配列処理が開始されず、データレジス
タ１０−０，１０−１の利用効率を低下させる。
一方にデータが配列された後、処理装置４が前記
のように処理して、バイト位置レジスタ８及びデ
ータ長レジスタ９を他方のデータレジタへのデー
タ配列に使用できるように設定するまでの時間に
は、データ配列処理が開始されず、データレジス
タ１０−０，１０−１の利用効率を低下させる。
第１図は、本発明の構成を示すブロツク図であ
る。
る。
図はチヤネル装置２０の構成を示し、２１は従
来のバツフア制御部７に代わるバツフア制御部、
２２はデータ長レジスタ９と接続するデータ長識
別回路、２３は部分データ表示ラツチである。
来のバツフア制御部７に代わるバツフア制御部、
２２はデータ長レジスタ９と接続するデータ長識
別回路、２３は部分データ表示ラツチである。
チヤネル装置２０のバツフアメモリ６から例え
ばデータレジスタ１０−０へのデータ配列が終了
して、処理要求ラツチ１１がセツトされ、処理装
置４へ要求が信号される。
ばデータレジスタ１０−０へのデータ配列が終了
して、処理要求ラツチ１１がセツトされ、処理装
置４へ要求が信号される。
同時にデータ長レジスタ９の内容が、データ長
識別回路２２へ入力され、データ長がデータレジ
スタ１０−０，１０−１の長さに等しいか、否か
識別され、例えば等しい場合に信号線２４にオン
信号が出力される。
識別回路２２へ入力され、データ長がデータレジ
スタ１０−０，１０−１の長さに等しいか、否か
識別され、例えば等しい場合に信号線２４にオン
信号が出力される。
信号線２４のオン信号は、データ長レジスタ９
及びバイト位置レジスタ８をリセツトして、何れ
も０にし、例えばデータレジスタ１０−１へのデ
ータ配列の開始を可能にする。
及びバイト位置レジスタ８をリセツトして、何れ
も０にし、例えばデータレジスタ１０−１へのデ
ータ配列の開始を可能にする。
前記タイミングで、信号線２４がオンにならな
い場合には、データ長レジスタ９、バイト位置レ
ジスタ８はリセツトされず、部分データ表示ラツ
チ２３がセツトされる。
い場合には、データ長レジスタ９、バイト位置レ
ジスタ８はリセツトされず、部分データ表示ラツ
チ２３がセツトされる。
処理装置４は、処理要求ラツチ１１の要求信号
を受けると、部分データ表示ラツチ２３の出力信
号を検査し、部分データ表示ラツチ２３がセツト
されている場合には、データ長レジスタ９を読み
取つて、従来と同様の処理を行う。
を受けると、部分データ表示ラツチ２３の出力信
号を検査し、部分データ表示ラツチ２３がセツト
されている場合には、データ長レジスタ９を読み
取つて、従来と同様の処理を行う。
部分データ表示ラツチ２３がセツトされていな
い場合には、データ長レジスタ９の読み取り、リ
セツト等の処理を行わず、データ長はデータレジ
スタ１０−０，１０−１と同長とみなして、内部
の処理を行い、又、主記憶転送制御部１２に書込
み動作の開始を指令する。
い場合には、データ長レジスタ９の読み取り、リ
セツト等の処理を行わず、データ長はデータレジ
スタ１０−０，１０−１と同長とみなして、内部
の処理を行い、又、主記憶転送制御部１２に書込
み動作の開始を指令する。
以上の構成により、多くの場合において、バツ
フアメモリ６からデータレジスタ１０−０，１０
−１へのデータ配列が間隙なく続けられ、データ
レジスタの利用効率を高めることができる。
フアメモリ６からデータレジスタ１０−０，１０
−１へのデータ配列が間隙なく続けられ、データ
レジスタの利用効率を高めることができる。
第１図において、チヤネル装置２０は、前記従
来のチヤネル装置１と同様に、入出力装置２から
の入力データを入出力バツフア５を経てバツフア
メモリ６に格納し、これと並行して、バツフアメ
モリ６に格納したデータを、データレジスタ１０
−０及び１０−１を交互に使つて配列し、データ
レジスタに配列されたデータは、主記憶転送制御
部１２によつて、主記憶装置３の指定の記憶領域
に書き込まれる。
来のチヤネル装置１と同様に、入出力装置２から
の入力データを入出力バツフア５を経てバツフア
メモリ６に格納し、これと並行して、バツフアメ
モリ６に格納したデータを、データレジスタ１０
−０及び１０−１を交互に使つて配列し、データ
レジスタに配列されたデータは、主記憶転送制御
部１２によつて、主記憶装置３の指定の記憶領域
に書き込まれる。
前記従来の場合と同様にして開始された、バツ
フアメモリ６から例えばデータレジスタ１０−０
へのデータ配列が、バイト位置レジスタ８のバイ
ト位置が所定値を越えたことによつて中断して、
処理要求ラツチ１１がセツトされ、処理装置４へ
要求が信号される。
フアメモリ６から例えばデータレジスタ１０−０
へのデータ配列が、バイト位置レジスタ８のバイ
ト位置が所定値を越えたことによつて中断して、
処理要求ラツチ１１がセツトされ、処理装置４へ
要求が信号される。
同時にデータ長レジスタ９の内容が、データ長
識別回路２２へ入力され、データ長がデータレジ
スタ１０−０，１０−１の長さ（例えば32バイ
ト）と比較され、例えば32バイトに等しい場合に
信号線２４にオン信号が出力される。
識別回路２２へ入力され、データ長がデータレジ
スタ１０−０，１０−１の長さ（例えば32バイ
ト）と比較され、例えば32バイトに等しい場合に
信号線２４にオン信号が出力される。
信号線２４のオン信号は、データ長レジスタ９
及びバイト位置レジスタ８をリセツトして、何れ
も０にし、例えばデータレジスタ１０−１へのデ
ータ配列を、語の先頭から開始させる。
及びバイト位置レジスタ８をリセツトして、何れ
も０にし、例えばデータレジスタ１０−１へのデ
ータ配列を、語の先頭から開始させる。
前記タイミングで、信号線２４がオンにならな
い場合には、データ長レジスタ９、バイト位置レ
ジスタ８はリセツトされず、部分データ表示ラツ
チ２３がセツトされる。
い場合には、データ長レジスタ９、バイト位置レ
ジスタ８はリセツトされず、部分データ表示ラツ
チ２３がセツトされる。
処理装置４は、処理要求ラツチ１１の要求信号
を受けると、部分データ表示ラツチ２３の出力信
号を検査し、部分データ表示ラツチ２３がセツト
されている場合には、データ長レジスタ９を読み
取つて、従来と同様の処理を行う。
を受けると、部分データ表示ラツチ２３の出力信
号を検査し、部分データ表示ラツチ２３がセツト
されている場合には、データ長レジスタ９を読み
取つて、従来と同様の処理を行う。
部分データ表示ラツチ２３がセツトされていな
い場合には、データ長レジスタ９の読み取り、リ
セツト等の処理を行わず、データ長はデータレジ
スタ１０−０，１０−１と同長の、例えば32バイ
トとみなして、内部の処理を行い、又、主記憶転
送制御部１２に書込み動作の開始を指令する。
い場合には、データ長レジスタ９の読み取り、リ
セツト等の処理を行わず、データ長はデータレジ
スタ１０−０，１０−１と同長の、例えば32バイ
トとみなして、内部の処理を行い、又、主記憶転
送制御部１２に書込み動作の開始を指令する。
以上の構成により、一般に複数語の長さの入力
データの全長に対し、その開始と終了部分の、部
分データのみ配列される語においては、従来と同
様の制御が必要であるが、その中間の全バイト位
置が満たされる、すべての各語については、デー
タ長レジスタ９及びバイト位置レジスタ８は、処
理装置４の制御を待つことなく、自動的にリセツ
トされて、次のデータ配列を開始させるので、デ
ータレジスタ１０−０，１０−１の遊び時間を除
くことができる。
データの全長に対し、その開始と終了部分の、部
分データのみ配列される語においては、従来と同
様の制御が必要であるが、その中間の全バイト位
置が満たされる、すべての各語については、デー
タ長レジスタ９及びバイト位置レジスタ８は、処
理装置４の制御を待つことなく、自動的にリセツ
トされて、次のデータ配列を開始させるので、デ
ータレジスタ１０−０，１０−１の遊び時間を除
くことができる。
以上の説明から明らかなように、本発明によれ
ば、チヤネル装置のデータレジスタの利用効率を
向上することにより、チヤネル装置の性能を改善
するという著しい工業的効果がある。
ば、チヤネル装置のデータレジスタの利用効率を
向上することにより、チヤネル装置の性能を改善
するという著しい工業的効果がある。
第１図は本発明の実施例構成ブロツク図、第２
図は従来の一構成例ブロツク図である。 図において、１，２０はチヤネル装置、２は入
出力装置、３は主記憶装置、４は処理装置、５は
入出力バツフア、６はバツフアメモリ、７，２１
はバツフア制御部、８はバイト位置レジスタ、９
はデータ長レジスタ、１０−０，１０−１はデー
タレジスタ、１１は処理要求ラツチ、１２は主記
憶転送制御部、２２はデータ長識別回路、２３は
部分データ表示ラツチ、を示す。
図は従来の一構成例ブロツク図である。 図において、１，２０はチヤネル装置、２は入
出力装置、３は主記憶装置、４は処理装置、５は
入出力バツフア、６はバツフアメモリ、７，２１
はバツフア制御部、８はバイト位置レジスタ、９
はデータ長レジスタ、１０−０，１０−１はデー
タレジスタ、１１は処理要求ラツチ、１２は主記
憶転送制御部、２２はデータ長識別回路、２３は
部分データ表示ラツチ、を示す。
Claims (1)
- 【特許請求の範囲】 １ 入出力装置２から主記憶装置３へ転送するデ
ータを中継する場合に、２個のデータレジスタ１
０−０，１０−１を交互に使用して、一方の該デ
ータレジスタに該入出力装置から入力した該デー
タを配列するデータ配列機構と、他方の該データ
レジスタに配列した該データを該主記憶装置へ転
送するデータ転送機構とを有し、 該データ配列機構は、交互に切り換わる一方の
該データレジスタの、バイト位置レジスタ８によ
つて順次指示するバイト位置に、該指示が該デー
タレジスタの最終バイト位置を越えるか、配列す
るデータが終了するまで行い、該配列したデータ
の長さをデータ長レジスタ９に計数し、 処理装置４が該データの転送を管理する所定の
処理を行う計算機システムにおいて、 データ長識別表示手段２２，２３を設け、 該データ長識別表示手段は、各該データ配列の
終了時に、該データ長レジスタ９の計数値が、該
データレジスタ１０−０，１０−１の長さに等し
い第１の状態と、等しくない第２の状態とを識別
して表示し、 第１の状態の場合には、該バイト位置レジスタ
８及び該データ長レジスタ９を所定の初期値に再
設定し、 該処理装置４は、各該データ配列の終了ごと
に、第１の状態の該表示の場合には、該データレ
ジスタにデータが空き位置無く配列されていると
判別して所定の処理を行い、 第２の状態の該表示の場合のみ、該バイト位置
レジスタ８及び該データ長レジスタ９の内容を読
み取り、該バイト位置レジスタ及び該データ長レ
ジスタに所定の初期値を設定して該処理を行うよ
うに構成されていることを特徴とするデータ転送
制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17149085A JPS6231462A (ja) | 1985-08-03 | 1985-08-03 | デ−タ転送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17149085A JPS6231462A (ja) | 1985-08-03 | 1985-08-03 | デ−タ転送制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6231462A JPS6231462A (ja) | 1987-02-10 |
| JPH0471226B2 true JPH0471226B2 (ja) | 1992-11-13 |
Family
ID=15924061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17149085A Granted JPS6231462A (ja) | 1985-08-03 | 1985-08-03 | デ−タ転送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6231462A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55134428A (en) * | 1979-04-06 | 1980-10-20 | Nec Corp | Data transfer unit |
-
1985
- 1985-08-03 JP JP17149085A patent/JPS6231462A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6231462A (ja) | 1987-02-10 |
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