JPH047130B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はジヨセフソン・デバイスを用いた集積
回路に関する。特に、キヤパシタンスＣを回路部
品として必要とせず、抵抗性の負荷を駆動するこ
との出来る直流駆動の回路の結線に関する。

従来、直流電源で駆動できる回路として、第１
図、第２図に示すハツフル回路（HUFFLE，ハ
イブリツド・アンラツチング・フリツプフロツ
プ・ロジツク・エレメントの略）が知られてい
た。これらのハツフル回路は、一般には論理回路
のうちでフリツプ・フロツプまたはラツチとして
用いられるもので、ORやANDなどの論理機能も
併せもつものとして知られている。

ハツフル回路では、一般に等価な２つのスイツ
チング・デバイスＪ１，Ｊ２を対にして用い、一
方のデバイスが電圧状態になつたとき他方のデバ
イスは自動的にゼロ電圧状態に戻る工夫が施こさ
れている。

まず第１図の回路ではＪ１，Ｊ２とキヤパシタ
ンスＣが環状に接続され、Ｊ１，Ｊ２の接続点は
接地される。Ｊ１としての接続点には正の直流電
流源（電流湧出源）が接続され、Ｊ２としての接
続点には負の直流電流源（電流吸込源）が接続さ
れる。またこれらの接続点と接地間にはそれぞれ
インダクタンスL′と抵抗ｒの直列回路が接続され
る。また第２図の回路では、Ｊ１，Ｊ２と２つの
抵抗R₁′，R₂′が環状に接続され、R′₁，R₂′の接
続点はインダクタンスL″を介して接地される。
第１図、第２図のいずれにおいても入力端子Ｓ
１，Ｓ２に連なる配線はそれぞれＪ１，Ｊ２と磁
気的に結合されている。

第１図もしくは第２図の回路において、信号入
力が入力端子Ｓ１，Ｓ２に入つた場合その状態の
まま充分時間がたつと、回路はある安定状態に達
する。このとき、ハツフル回路の安定状態には次
の２通りがある。

(A) Ｊ１がゼロ電圧状態、Ｊ２が電圧状態にあ
り、電源電流はＪ１を必らず経由して流れるが
Ｊ２には僅かしか分流しない。

(B) Ｊ１が電圧状態、Ｊ２がゼロ電圧状態にあ
り、電源電流はＪ２を必らず経由して流れるが
Ｊ１には僅かしか分流しない。

なお、ゼロ電圧状態にあるデバイスに必らず電
源電流が流れるのは、この部分が超電導状態にあ
るためである。また、電圧状態にあるデバイスに
僅かしか電流が流れないのは、この部分が有限の
抵抗をもつためである。上記した２つの安定状態
のほかに、原理的にはさに次の２つの安定状態が
存在し得る。

(C) Ｊ１とＪ２とが共にゼロ電圧状態にあり、電
源電流はＪ１，Ｊ２を必ず経由して流れる。

(D) Ｊ１とＪ２とが共に電圧状態にあり、電源電
流はＪ１，Ｊ２以外の経路を通つて流れ得る。

上記(C)の状態はたとえば、信号入力端子Ｓ１，
Ｓ２に何も電流が流れ込まないときに生じる。こ
れは回路が待機状態にある場合に相当し、Ｓ１，
Ｓ２に入力があると、通常(A)または(B)の状態に移
行できる。しかし、上記(D)の状態は以下に述べる
ように、回路の「誤動作状態」に相当し、回路に
如何なる入力信号が入つても全く回路状態が変化
しない。この(D)の状態はたとえば、信号入力端子
Ｓ１，Ｓ２に共に同じ向きの入力信号電流が同時
に印加された時に生じる。このようにデバイスＪ
１，Ｊ２が同時に電圧状態になつてしまう現象を
「ハングアツプ現象」と呼んでいる。一旦ハング
アツプ現象が生じると、ジヨセフソン・デバイス
の基本的な性格から、電源電流を完全にゼロにす
る以外に回路を(A)，(B)，(C)の状態に戻すことはで
きない。すなわち、Ｉ１，Ｉ２に接続している電
源を切ると、Ｊ１，Ｊ２に印加される電圧は完全
にゼロになる。このため、再び電源を接なぐと、
Ｊ１，Ｊ２はもしＳ１，Ｓ２に入力電流がなけれ
ば共に超電導状態（ゼロ電圧状態）になり(C)の状
態に復帰できる。また、Ｓ１、またはＳ２の一方
に特定の入力信号が流れていれば、再び電源を接
なぐと(A)または(B)の状態に復帰できる。

ところが、一般に直流電源駆動論理回路では、
電源を演算の途中で切ることはしないため、別の
手段により(D)のハングアツプ状態を避ける工夫が
必要になる。

従来知られているハツフル回路（第１図、第２
図）では、回路内に含まれている２つのスイツチ
ング・デバイス、Ｊ１，Ｊ２をコンデンサＣ（第
１図）で結合するか２つの等しい抵抗R′（第２
図）によつて結合する構成をとつていた。Ｃで結
合する構成では、各デバイスＪ１，Ｊ２に対して
並列にインダクタンスL′と出力抵抗ｒを直列接続
した「回路出力部」が結線されている（第１図）。
このとき、前記した(A)または(B)の安定状態では、
電圧状態にあるデバイスに接続された回路出力部
にのみ出力電流が流れる。すなわち、Ｊ１が電圧
状態ならば出力電流は正の向きにながれ、Ｊ２が
電圧状態ならば出力電流は負の向きにながれる。
これは、Ｊ１に関係する電源Ｉ１を正の電流源、
Ｊ２に関係する電源Ｉ２を負の電流源とした結果
である。このように２つの電源の電流の向きを逆
にするのは、(A)の状態から(B)の状態への移行ある
いはその逆の状態の移行を可能にするためであ
る。この第１図のＣ結合ハツフル回路を作成する
には、集積回路中に一定の面積を占めるキヤパシ
タンスＣを設ける必要があり、またＣの大きさを
設計するのに複雑な設計計算が必要になる欠点を
有していた。本発明の目的は、キヤパシタンスＣ
を回路部品として必要とせず、抵抗性の負荷を駆
動することの出来る直流電源駆動の回路を提供す
ることにある。

従来知られているハツフル回路のうち、回路内
の２つのスイツチング・デバイスＪ１，Ｊ２を２
個の抵抗R′で結合する構成では、２つの抵抗
R′の中点と接地点との間にインダクタンスL″を
接続して回路出力電流を得ている（第２図）。こ
のとき、(A)の安定状態では出力インダクタンス
L″の中を負のむきに出力電流がながれ、(B)の安
定状態では正のむきに出力電流が流れる。しか
し、この結線では、超電導性のインダクタンス
L″からしか出力が得られず抵抗性の負荷が駆動
できない欠点があつた。本発明の別の目的の一つ
は、抵抗性の負荷を駆動することのできる直流電
源駆動の回路を提供することにある。

以下に本発明の回路結線について、実施例と共
に詳細に述べる。

はじめに本発明の回路の基本構成部分の動作原
理とその動作条件について述べる。本発明の基本
部分は、第３図のように、２つのジヨセフソンデ
バイスＪ１，Ｊ２と、ただ１つの抵抗Ｒとを環状
に結線したものである。従来の公知のハツフル回
路（第１図、第２図）とは、ただ１個の抵抗Ｒだ
けによつて２つのデバイスを結合することが異な
る。この抵抗の両端で、各デバイスと接続される
点には電源端Ｉ１，Ｉ２を設け、一般には正およ
び負の定電流電源を接続する。各デバイスＪ１，
Ｊ２は磁束結合形の入力を可能にし、デバイス状
態を制御するための信号入力線Ｓ１，Ｓ２を設け
る。第３図では、１つの例として、抵抗Ｒが接続
されてない側のデバイスの端子を接地する。しか
し、接地点を変更し、電源端Ｉ２またはＩ１の一
方を接地しても本発明の基本結線の構成は変らな
い。この場合、接地しない方の電源端のみにただ
一つの電流電源を接続すればよい。

この第３図の基本結線部分は、前述の４つの回
路状態(A)，(B)，(C)，(D)をとることが可能である。
この四状態のうち、デバイスＪ１，Ｊ２が共にゼ
ロ電圧状態となる状態(C)は、電源電流の大きさI_G
がデバイスの許容できる最大超電導トンネル電流
I_nより小さければ常に実現される。このとき信号
入力はなくI_G≦I_nであるとした。（正および負の
電源電流の大きさを±I_Gとしている。）いずれか
のデバイスに、ある大きさの信号入力を与える
と、状態(A)，(B)が生じ得る。なお両方のデバイス
に同時に入力を与えなければ状態(D)は生じないの
で、ここではしばらく状態(D)のことは考えない。

この基本結線部分が直流電流電源を用いて回路
として動作できるためには、状態(A)から(B)へ、ま
た状態(B)から(A)へ、信号入力に依存して移行でき
なければならない。今、第３図の回路が状態(A)に
あり、デバイスＪ１がゼロ電圧状態にあるとす
る。デバイスＪ２は負で有限の大きさの−V₀の
電圧を生じているとする。このV₀の大きさは、
デバイスに含まれる接合のギヤツプ電圧V_gに等
しいかやや小さい値をとる。すなわち、V₀≦V_g
である。このようにV₀がV_gより小さいのは一般
に次の２つの理由による。

（） 第３図の通りの結線ならば、Ｊ２には並
列に抵抗Ｒが接続されていることになる。Ｒを
負荷とするデバイスの動作点は一般にV₀≦V_g
の関係を満す。

（） 第３図の基本結線部分には以下に述べる
ように、他の抵抗やインダクタンスが接続さ
れ、デバイスＪ２にとつて別の負荷が並列に接
続された状況になる。このため、V₀の値は
（）の場合よりもさらに小さくなる。

このとき、デバイスＪ１の入力信号線Ｓ１に信
号入力電流を印加して、デバイスＪ１を突然電圧
状態に転移させたものとする。このとき、デバイ
スＪ１の両端には一般に瞬間的にギヤツプ電圧
V_gにひとしい大きさの過渡電圧パルスが発生す
る。この過渡電圧のむきは、Ｉ１が正の電流電源
であるため正のむきである。この正の電圧は抵抗
Ｒを介して負の定常電圧−V₀をもつているデバ
イスＪ２に印加される。デバイスＪ２に印加され
る正の過渡電圧の大きさは、デバイスの微小電圧
時の抵抗R_Jと抵抗Ｒとによつて分圧された値で
ありV_g×R_J／（Ｒ＋R_J）に等しい。いま V₀≦V_g・R_J／（Ｒ＋R_J） (1) の条件が満されているとする。このときデバイス
Ｊ２にかかる電圧は−V₀から−V₀＋V_gR_J／（Ｒ
＋R_J）になる。この値は条件式(1)が満されてい
れば正またはゼロである。すなわち、デバイスＪ
２は正の過渡電圧の影響のもとに、負の電圧−
V₀からゼロ電圧になり得る。このとき、デバイ
スＪ２に印加される入力信号磁束が小さくなつて
いると、デバイスＪ２はゼロ電圧状態に復帰でき
る。すなわち、回路状態は(A)から(B)に不都合なく
移行できる。条件式(1)は、この移行がおこるため
の必要条件である。全く同様に、回路状態(B)から
(A)へ移行できることもあきらかである。これらの
回路状態の移行の過渡現象に際して、負（または
正）の定常電圧に正（または負）の過渡電圧が重
畳される。この効果を、ここでは、「電圧反結合」
と呼ぶ。すなわち、第３図の基本結線部分は、抵
抗Ｒによつて電圧反結合を可能にし、キヤパシタ
ンスＣを回路部品として必要とせず、抵抗性の負
荷を駆動することの出来る直流駆動の回路の結線
である。

上記した基本結線を用いて、回路出力を得るよ
うにした１つの実施例の結線を第４図に示す。す
なわち、１つのデバイスＪ１にはインダクタンス
L′と抵抗r₁を直列接続した「回路出力部」を並列
に接続し、もう１つのデバイスＪ２には、インダ
クタンスL′と抵抗r₂を直列接続した「回路出力
部」を並列接続する。接地点は図のように、抵抗
r₁，r₂の一端にとる。この結線において、回路が
動作するために次の２つの条件が必要である。

（） １つのデバイスがシイツチングして電圧
状態になり他のデバイスが電圧状態からゼロ電
圧状態に戻る前述の過渡現象が生じるために、
インダクタンスL′に関し L′／r₁，L′／r₂≫R_NNC_J (2) が必要である。上式右辺は上記したスイツチン
グが生ずるのに必要な時間で、R_NNは接合デバ
イスＪ１およびＪ２の等価的なノーマル抵抗で
ありC_Jはその接合デバイスのキヤパシタンスで
ある。(2)式が満されれば、前述の過渡現象の生
起する時間のあいだインダクタンスL′を含む回
路出力部は過渡現象には無関係であり、第３図
の等価回路だけを考えればよい。なおR₁＝r₂と
設計することは回路動作上何ら差支えない。

（） いま１つのデバイスＪ２がゼロ電圧状態
にあり、他のデバイスＪ１が電圧状態にあつて
正の電圧V₀をその両端に生じているとする。
この場合、デバイスＪ１に対しては抵抗ｒ１と
抵抗Ｒとが並列に接続されている。その合成抵
抗はRr₁／（Ｒ＋r₁）であり、一般に Rr₁／（Ｒ＋r₁）＜2R_NN (3) ならばデバイス動作点の電圧V₀はV₀＜V_gとな
ることが知られている。このとき、デバイスＪ
１のＩ−Ｖ（電流対電圧）特性はR_Jを１つの抵
抗値としてＩ＝Ｖ／R_Jで近似できる。このと
き、V₀の値は容易に求めることが出来、 V₀＝I_G／（R_J ^-1＋R^-1＋r₁ ^-1） (4) にひとしい。ここにI_Gは端子Ｉ１，Ｉ２から供
給される電源電流の絶対値であるとした。これ
ら電圧反結合メカニズムが正しく生起する条件
（(1)式）として V_g／RI_G≧r₁（Ｒ＋R_J）／RR_J＋Rr₁＋r₁R_J (5) が必要である。

すなわち、第４図の回路が動作するのに条件式
(1)および(2)が必要であることがわかる。（）項
の近似のもとでは、(1)は(5)式に置換えることがで
きる。

いまもし、第４図に含まれる抵抗r₁，Ｒ，R_Jを
デバイスの等価的なノーマル抵抗R_NNで正規化し
て表示し、 Ｋ＝V_g／R_NNI_G (6) とおくと、(5)式はＲ／R_NNについて解析的にとけ
て ０＜Ｒ／R_NN≦ １／２〔√｛_{J NN}−（１＋_J）｝²＋4
_{J NN}−｛R_J／R_NN−Ｋ（１＋R_J／ｒ）｝〕(7) と書き直すことが出来る。すなわち、回路抵抗Ｒ
は(7)式を満すように選択しなければならない。

以上に述べた第４図の回路においても、前述の
(D)の回路状態（ハングアツプ現象）が生じる可能
性がある。一般に、これを避ける工夫として、１
つのデバイスＪ２のバイアス制御線の端子Ｂ２か
らバイアス電流（直流一定値）を供給し無信号入
力時にＪ２を電圧状態に維持する。他のデバイス
Ｊ１のバイアス制御線の端子Ｂ１には必らずしも
バイアス電流をながす必要はない。さらに、２つ
のデバイスの信号入力端子Ｓ１，Ｓ２を共通の入
力電流で駆動されるよう直結し（第４図の点線部
分参照）、入力電流と端子Ｂ２にながすバイアス
電流の向きが逆になるように結合する。この工夫
によれば、第４図の回路をハングアツプなしに論
理回路として用いることが可能になる。第１図、
第２図のハツフル回路では、既に説明したよう
に、２つのデバイスＪ１，Ｊ２が共に電圧状態と
なる（状態(D)）ハングアツプ現象を原理的に避け
ることはできなかつた。本発明者らは、本発明基
本構成回路（第３図）の１つのデバイスのみに並
列にインダクタンスＬを接続することで、原理的
にハングアツプ現象を皆無にできる着想を得た。

前記したハツフル回路とは異なり、いわゆるラ
ツチ回路として直流電源で駆動できるハングアツ
プの生じない回路結線がアプライド・フイジツク
ス・レターズ（Applied Physics Letters）第38
巻、第11号、936−938頁に紹介されている。この
ラツチ回路では、小さな抵抗を並列に接続した１
つのジヨセフソン・デバイスを電流を逃す径路と
して利用している。しかし、このデバイスが一瞬
だけ電圧状態になつたとき、この電圧は他のもう
１つのデバイスに印加されるのではなく小さな抵
抗にだけ印加される仕組になつている。しかしな
がら、このラツチ回路では、出力は超電導性イン
ダクタンスを介して得られる。直接に抵抗性負荷
を駆動する出力形態をとつていない。出力は他の
交流電源駆動検出器を介してしか得られない欠点
があつた。しかし、第４図の回路では、無信号入
力のとき抵抗ｒ２には電流（出力）がながれ、抵
抗ｒ１には電流（出力）がない。また、信号入力
があるときはＪ１のみが電圧状態になるので、抵
抗ｒ２には電流（出力）がながれず抵抗ｒ１には
電流（出力）が得られる。すなわち、第４図の回
路は抵抗ｒ１，ｒ２の部分において相補的な出力
が回路自体から常に得られる特徴がある。ただ
し、抵抗ｒ１の出力電流はつねに正のむきであ
り、抵抗ｒ２の出力電流はつねに負のむきである
ことに注意して用いる必要がある。

前出の実施例（第４図）では、本質的にハング
アツプ現象を生じ、入力信号線およびバイアス制
御線の結合の工夫によつてのみこれを回避するこ
とが出来た。しかし、以下に述べる実施例では、
このような工夫をすることなく本質的にハングア
ツプ現象を回避することができる。すなわち、第
５図のように一方のデバイスＪ１にはインダクタ
ンスL′と抵抗ｒを直列に接続した回路出力部を並
列接続するが、他方のデバイスＪ２にはインダク
タンスＬのみを並列接続する。（なお、第５図で
は簡単のために入力信号線およびバイアス制御線
を記入していないが、第４図と同様にこれらは各
デバイスに結合されているものとする。）この結
線ではインダクタンスＬは回路出力をとりだすも
のではなく、デバイスＪ２の一部となつて一つの
「スイツチング・デバイス」を構成する。電源端
子の一方Ｉ１には正の直流電流源を他方Ｉ２には
負の直流電流源を接続するものとする。接地点に
ついては第４図と同様に、抵抗ｒの一端を接地す
る結線とする。

はじめにこの実施例（第５図）の安定状態での
デバイス端子間電圧について述べる。まずデバイ
スＪ１が電圧状態にあるとき、Ｉ１からの入力電
流をI_Gとすると、そのＪ１の両端の電圧値V₀₁は
(4)式と同様に V₀₁＝I_G／（R_J ^-1＋R^-1＋r^-1） (8) である。このときデバイスＪ２はゼロ電圧状態に
あるものとした。これとは逆にデバイスＪ１がゼ
ロ電圧状態にあるとき、デバイスＪ２の両端の電
圧V₀₂は明らかに V₀₂＝０ (9) である。これはデバイスＪ２が超電導性のインダ
クタンスＬによつて短絡されているためである。

つぎにこの実施例（第５図）の回路のスイツチ
ング動作について説明する。まずデバイスＪ１が
電圧状態にあり(8)式の電圧V₀₁を発生していると
する。このとき、デバイスＪ２に信号入力が入
り、デバイスＪ２が突然電圧状態になつたと考え
る。このときの瞬間的なピーク電圧を−V_Pとお
く。時間がたつとこの電圧はインダクタンスＬに
よつて短絡されるためにゼロに近づくが、デバイ
スＪ２がスイツチした瞬間には有限の大きさの電
圧を生じその過渡電圧パルスの絶対値がV_Pであ
るとした。(1)式の導出と同様の考えにより、V_P
は抵抗Ｒとデバイス抵抗R_Jとによつて分圧され
てデバイスＪ１に印加される。デバイスＪ１に印
加される電圧の大きさはV_P×R_J／（Ｒ＋R_J）に
等しい。したがつて、 V₀₁≦V_PR_J／（Ｒ＋R_J） (10) の条件が満足されていれば、デバイスＪ２のスイ
ツチングによりデバイスＪ１の両端の電圧をゼロ
にすることが出来る。したがつて(8)式を(10)式に代
入することにより V_P／RI_G≧ｒ（Ｒ＋R_J）／RR_J＋R_r＋rR_J (11) が電圧反結合メカニズムが正しく生起する必要条
件である。このときデバイスＪ１はゼロ電圧状態
に戻るから抵抗ｒを流れる出力電流はゼロにな
る。逆にデバイスＪ１がゼロ電圧状態にあり、ま
たデバイスＪ２もゼロ電圧状態でV₀₂＝０であつ
たとする。このとき、デバイスＪ１に信号入力が
入り、デバイスＪ１が突然電圧状態になつたとす
る。このデバイスＪ１の両端に生じる過渡電圧パ
ルスの大きさはV_gである。この電圧はもともと
デバイスＪ２がゼロ電圧状態にあつたとするの
で、抵抗Ｒの両端に印加された状態ができる。デ
バイスＪ１は電圧状態になつたままになるから、
回路出力部の抵抗ｒを流れる出力電流はある有限
の大きさの値となる。なお出力抵抗ｒに電流が安
定に流れるようになるまでには、少なくともL′／
ｒだけの時間がかかる。

この第５図のように、デバイスの一方に並列に
超電導性インダクタンスＬが接続される構成で
は、安定状態においてこのデバイスが常にゼロ電
圧状態に戻る特徴がある。なおインダクタンスＬ
を含む経路にごく小さな抵抗を挿入しても、デバ
イスがゼロ電圧状態に戻り得る限り、本発明の趣
旨にはずれるものではない。すなわち、本実施例
では前述の(D)の回路状態は存在せず、回路のハン
グアツプ現象（誤動作）は本実質的に生じないた
め、「安定動作」を行い得る特徴がある。なお、
この第５図の例では、第４図の場合と異なり出力
は１ヶ所からのみ得られる。この回路に第４図と
同様なバイアス制御線、信号入力線を設けて、直
流電源駆動によるNOR理論動作、OR理論動作を
行いうることは明らかである。これはデバイスＪ
１，Ｊ２に２本以上の信号入力線を設けることが
可能なためである。

本回路の実施例において、デバイスＪ２のかわ
りに、複数個のジヨセフソン・デバイスを直列に
接続したものを用いることはより好ましい。この
とき(10)，〓式で用いたV_Pの値は、デバイスの数
に比例して大きくできる。

前出の実施例（第５図）では、正および負の２
つの直流電流電源が必要であつた。しかし、以下
に述べる実施例では、接地点の変更によりただ１
つの電流電源を用いるだけでよい。すなわち、第
６図のように、第５図と全く同等の結線でありな
がらその一方の電源端子Ｉ２を接地し、他の電源
端子Ｉ１にのみ電源を接続すればよい。この場
合、図ではインダクタンスＬを並列接続したデバ
イスＪ２の一端を接地したが、逆にデバイスＪ１
の一端Ｉ１を接し他の電源端子Ｉ２に電源を接続
してもよい。この場合、出力電流はデバイスＪ１
に並列接続された、インダクタンスL′を抵抗ｒと
を含む経路から得られる。また本回路結線では、
抵抗Ｒの一端が接地されることになるため、この
抵抗を流れる電流を出力電流とすることが可能に
なる。この結線の回路動作は第５図のものと全く
同等である。

前出の実施例（第６図）では、デバイスＪ１の
両端に、インダクタンスL′を抵抗ｒとを直列接続
したものを並列に結線して、デバイスＪ１の電圧
を維持させる工夫を行つていた。しかし、この回
路では、回路がスイツチング動作を行つて安定状
態に入いるために少なくともL′／ｒの時定数に対
応する時間が必要であつた。しかし、以下に述べ
る実施例では、このインダクタンスL′と抵抗ｒと
を除去することにより、（等価的にL′／ｒをゼロ
にしたことと同等になり）回路の高速化をはかる
ことが出来る。すなわち、第７図のように、デバ
イスＪ１とインダクタンスＬを並列接続したデバ
イスＪ２とを直列に接続し、これらに抵抗Ｒを並
列接続した上その一端を接地しその他端を電源端
Ｉ１とする結線をとる。この場合デバイスＪ２と
Ｌを並列接続したもののかわりに、上記Ｌとデバ
イスの並列接続体を複数個直列接続したものを用
いることはより好ましい。あるいは、デバイスを
複数個直列接続して、この全体に１つのＬを並列
接続したものを用いることもできる。これらの回
路結線において、信号入力がない安定状態でデバ
イスに一定電圧が生じるようにするためには、イ
ンダクタンスが並列に結線されないデバイスの方
にバイアス制御線（その制御入力端子をＢ１と記
す）を設けることがよい。ここに各デバイスはそ
れぞれ信号入力端Ｓ１，Ｓ２をもつ入力信号線を
もつているとする。

はじめにこの実施例（第７図）のデバイス端子
間電圧について述べる。まずデバイスＪ１が電圧
状態にあるとき、Ｉ１からの入力電流をI_Gとする
と、その両端の電圧値V₀₀は V₀₀＝I_G／（R_J ^-1＋R^-1） (12) である。ここにデバイスＪ１のＩ−Ｖ特性は、
R_Jを１つの抵抗値でＩ＝Ｖ／R_Jで近似できると
した。

つぎにこの実施例（第７図）のスイツチング動
作について説明する。まず、デバイスＪ１が電圧
状態にあり(12)式の電圧V₀₀を発生しているとす
る。このとき、デバイスＪ２に信号入力が入り、
デバイスＪ２が突然電圧状態になつたと考える。
このときにデバイスＪ２に生ずる過渡電圧パルス
の波高値をV_Pとする。このV_Pは抵抗Ｒとデバイ
スＪ１の抵抗R_Jとによつて分圧されてデバイス
Ｊ１に印加される。デバイスＪ１に印加される電
圧の大きさはV_P×R_J／（Ｒ＋R_J）に等しい。し
たがつて V₀₀≦V_PR_J／（Ｒ＋R_J） (13) の条件が満足されていれば、デバイスＪ２のスイ
ツチングによりデバイスＪ１の両端の電圧をゼロ
にすることが出来る。もし、デバイスＪ２の部分
に前述のように複数個のジヨセフソン・デバイス
を用いた場合、(13)式のV_Pの値はデバイスの数に
比例して大きくできる。このため、安定状態の電
圧V₀₀を大きくできる。(12)式を(13)式に代入する
ことにより RI_G≦V_P (14) が電圧反結合メカニズムが正しく生起する必要条
件である。このとき、デバイスＪ１はゼロ電圧状
態に戻るから、負荷抵抗Ｒを流れる出力電流はゼ
ロになる。この回路の動作態様は基本的にさきの
実施例と同様である。

本実施例（第７図）において、バイアス制御線
の端子Ｂ１に何も電流をながさず、各デバイスＪ
１，Ｊ２に別々に入力信号端子Ｓ１，Ｓ２をもつ
入力信号線を設けた場合の動作について述べる。
このとき、Ｓ１，Ｓ２に共に入力が無いときは抵
抗Ｒの両端の電圧はゼロで出力電流はながれな
い。Ｓ１に一度入力が入ると、デバイスＪ１は電
圧を生じるから抵抗Ｒの両端にV₀₀の電圧が出
る。この電圧はＳ１の入力を切つたあとでも維持
できるから本回路は一種のラツチとして用いるこ
とが出来る。ラツチを解除するためには、入力端
子Ｓ２に入力を与えればよい。このようにすると
抵抗Ｒの両端の電圧はゼロとなり、このＳ２の入
力を切つたあとでもこの状態が維持できる。もし
Ｓ１に入力がなく、Ｓ２だけに入力が入いると抵
抗Ｒの両端に過渡的に電圧を生じるが、安定状態
においてはゼロ電圧が出力される。もし両方のデ
バイスに同時に入力が入いると結局安定状態では
抵抗Ｒの両端に電圧V₀₀が出力される。したがつ
て本実施例は直流電流電源で駆動でき、それ自体
に出力端をもつ、安定なラツチ回路を与えてい
る。この回路の特徴は決してハングアツプを生じ
ないことである。なお本回路において、接地端と
電源端をとり替えても、その回路動作が全く変わ
らないことは言うまでもない。

前出の実施例（第７図）においては、２つのデ
バイスＪ１およびＪ２の入力信号線（端子Ｓ１お
よびＳ２は一応独立なものと考えた。しかし、こ
の回路結線において、第８図のように、２つの入
力信号線を直結して共通に同時に入力信号を与え
ると理論ゲートとして有効に機能させることがで
きる。すなわち、第８図のように、一方のデバイ
スＪ２には入力信号電流の向きとは逆向きの磁束
を発生できるバイアス制御線（端子Ｂ２）を設け
て、たえずバイアス電流（直流）をながしてお
く。第８図の例では、入力信号がないとき出力が
あり入力信号があると出力はゼロとなるNOT回
路が構成できる。もし入力信号線を１本ではなく
複数本設ければNOR回路が構成できることは明
らかである。図では、インダクタンスＬが並列接
続されない方のデバイスＪ２にバイアス制御線を
設ける例を示したが、逆にインダクタンスＬが並
列接続されるデバイスＪ１にバイアス制御線を設
けてもよい。この場合、複数本の入力信号線があ
ればOR回路が構成できる。この論理ゲートの特
徴は決してハングアツプを生じないことで、これ
により直流電源駆動でORまたはNOR機能を有す
る論理ゲートが構成できる。

第８図をみれば、インダクタンスＬが並列接続
されたデバイスを仮に無視すると、デバイスＪ２
と抵抗Ｒとからなるスイツチングゲート（いわゆ
るJTLゲート）と同じである。すなわち本実施例
はJTLゲートに対してＬを並列接続したスイツチ
ゲートを加え直流電源でノンラツチング動作を行
わしめる回路と見なせる。従来知られているJTL
ゲートは、ラツチング動作しか出来ず交流パルス
電源でしか駆動できない欠点があつたが、本回路
は直流電源駆動を可能にした優れた回路構成であ
る。

前出の実施例（第８図）においては、論理ゲー
トの出力は、抵抗Ｒの両端にかかる電位、また
は抵抗Ｒをふくむ経路を流れる電流、としてと
りだすことが出来る。この回路結線において、第
９図のように、負荷抵抗Ｒと回路電源との接点に
入力信号伝送線TRを結線すれば伝送線駆動が可
能となる。この伝送線（ストリツプ・ライン）の
終端はマツチング抵抗RO（抵抗値R₀）を挿入し
て接地するのが良い。回路中の抵抗Ｒは、２つの
デバイスＪ１，Ｊ２の電圧反結合を可能にするた
めのもので、本実施例の負荷抵抗Ｒを除去するこ
とは回路高速化のために好ましくない。しかし原
理的には抵抗Ｒを除去しても、伝送線TRの特性
インピーダンスZ₀と終端抵抗R₀との和がその役
割を代行できる。この場合、実際のジヨセフソン
集積回路では、伝送線TRと抵抗ROを含む経路
にインダクタンスが入いるため回路応答が少し遅
くなる。すなわち、第９図のように負荷抵抗Ｒと
回路電源の接点を出力端とみなし、この出力端に
信号伝送線を接続することは、伝送線駆動形論理
ゲートとして好ましい実施例である。

なお以上の説明において、磁束結合入力型デバ
イスについて詳しく述べなかつたが単純なジヨ
セフソン接合、２接合からなるSQUID、３
接合または４接合からなる謂ゆる１−２−１ジヨ
セフソン干渉計が用いられることは明らかであ
る。また、インダクタンスＬを並列接続したデバ
イスに対して、さらにダンピング抵抗を並列接続
することは任意である。

以上述べたごとく、本発明によれば、直流電流
電源で駆動される電圧反結合を基本原理とするジ
ヨセフソン集積回路用の新しい回路結線を提供で
きる。特に、複雑な設計計算が必要となるキヤパ
シタンスＣを回路部品として必要とせず、抵抗性
の負荷を駆動することのできる直流電源駆動論理
回路を構成できる。

【図面の簡単な説明】

第１図、第２図はそれぞれ従来のハツフル回路
を示す回路図、第３図は本発明の基本原理を示す
結線図、第４図、第５図、第６図、第７図、第８
図、第９図はそれぞれ本発明の実施例の結線を示
す回路図である。 Ｉ１，Ｉ２……回路電源端子、Ｊ１，Ｊ２……
磁束結合形ジヨセフソン・デバイス、Ｃ……結合
キヤパシタンス、Ｓ１，Ｓ２……入力信号線の入
力端子、L′……回路出力部インダクタンス、ｒ…
…回路出力部抵抗、R′……結合抵抗、L″……回
路出力部インダクタンス、Ｒ……回路抵抗、Ｂ
１，Ｂ２……バイアス制御線の入力端子、ｒ１，
ｒ２……回路出力部抵抗、Ｌ……デバイス並結イ
ンダクタンス、TR……伝送線、RO……伝送線
の終端抵抗。

Claims (1)

1. 【特許請求の範囲】 １ 第１及び第２のジヨセフソンデバイスと、抵
   抗とを有し、上記第１及び第２のジヨセフソンデ
   バイスと上記抵抗を環状に接続し、上記抵抗と上
   記第１及び第２のジヨセフソンデバイスとの２つ
   の接点に直流電源を接続し、上記直流電源の接続
   方式は上記接点の一方に接続された正の直流電源
   及び上記接点の他方に接続された負の直流電源か
   ら成る２電源方式または上記２つの接点間に１つ
   の直流電源が接続された１電源方式であり、上記
   第１及び第２のジヨセフソンデバイスまたは上記
   第１のジヨセフソンデバイスのみに並列に回路出
   力部抵抗を有することを特徴とする電圧反結合型
   ジヨセフソン回路。 ２ 特許請求の範囲第１項において、上記回路出
   力部は、上記第１及び第２のジヨセフソンデバイ
   スの両端にインダクタンスと抵抗とを直列接続し
   たものを並列に結線することを特徴とする電圧反
   結合型ジヨセフソン回路。 ３ 特許請求の範囲第１項において、上記第１、
   第２のジヨセフソンデバイスの一方に並列に接続
   されたインダクタンスまたは上記インダクタンス
   と上記一方のジヨセフソンデバイスがゼロ電圧状
   態に戻り得る値の抵抗との直列回路を有すること
   を特徴とする電圧反結合型ジヨセフソン回路。 ４ 特徴請求の範囲第１項において、上記第１、
   第２のジヨセフソンデバイスの他方に並列に接続
   された、インダクタンスと抵抗との直列回路を有
   することを特徴とする電圧反結合ジヨセフソン回
   路。 ５ 特許請求の範囲第１項において、上記第１及
   び第２のジヨセフソンデバイスのどちらか一方の
   みが超電導状態から電圧状態にスイツチする構造
   を有することを特徴とする電圧反結合型ジヨセフ
   ソン回路。