JPH047133B2 - - Google Patents
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- Publication number
- JPH047133B2 JPH047133B2 JP60139614A JP13961485A JPH047133B2 JP H047133 B2 JPH047133 B2 JP H047133B2 JP 60139614 A JP60139614 A JP 60139614A JP 13961485 A JP13961485 A JP 13961485A JP H047133 B2 JPH047133 B2 JP H047133B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- flip
- test
- gate
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、シフトカウンタを用いる論理回路
のテスト回路に関するものである。
のテスト回路に関するものである。
第２図は、シフトカウンタおよびその従来のテ
スト回路を示す回路図であり、図において、１は
直列に接続されてシフトレジスタを構成するフリ
ツプフロツプ１１〜１５と帰還用排他的論理和ゲ
ート１６とからなるシフトカウンタ、２はデコー
ダ２０〜２４からなるデコータブロツク、７はリ
セツト入力端子、８はリセツト入力端子７の入力
とデコーダ２０の出力T0との論理和をとるオア
ゲート、Q1〜Q5はフリツプフロツプ１１〜１５
の出力、２０〜２４はフリツプフロツプ１１〜１
５の出力Q1〜Q5をデコードするデコーダ、T0〜
T4はデコーダ２０〜２４のデコード出力、φは
フリツプフロツプ１１〜１５のクロツクである。
スト回路を示す回路図であり、図において、１は
直列に接続されてシフトレジスタを構成するフリ
ツプフロツプ１１〜１５と帰還用排他的論理和ゲ
ート１６とからなるシフトカウンタ、２はデコー
ダ２０〜２４からなるデコータブロツク、７はリ
セツト入力端子、８はリセツト入力端子７の入力
とデコーダ２０の出力T0との論理和をとるオア
ゲート、Q1〜Q5はフリツプフロツプ１１〜１５
の出力、２０〜２４はフリツプフロツプ１１〜１
５の出力Q1〜Q5をデコードするデコーダ、T0〜
T4はデコーダ２０〜２４のデコード出力、φは
フリツプフロツプ１１〜１５のクロツクである。
次に動作について説明する。はじめにリセツト
入力端子７の状態を“Ｈ”にし、各フリツプフロ
ツプ１１〜１５をリセツトする。このとき、フリ
ツプフロツプ１１〜１５の出力Q1〜Q5は“Ｌ”、
排他的論理和ゲート１６の出力は“Ｈ”となつて
いる。
入力端子７の状態を“Ｈ”にし、各フリツプフロ
ツプ１１〜１５をリセツトする。このとき、フリ
ツプフロツプ１１〜１５の出力Q1〜Q5は“Ｌ”、
排他的論理和ゲート１６の出力は“Ｈ”となつて
いる。
次に、クロツクφを入力しながらリセツト入力
端子７の状態を“Ｌ”にすると、フリツプフロツ
プ１１は排他的論理和ゲート１６の出力を、フリ
ツプフロツプ１２〜１５はそれぞれ出力Q1〜Q4
を読み込み、次のクロツクで各々その状態を出力
する。ここで、デコーダ２０のデコード出力T0
によるリセツトがかからなければ、シフトカウン
タ１は１クロツクに１ずつカウントアツプしてい
く。Q1〜Q5の“Ｈ”および“Ｌ”の状態がどの
ように変化してカウントアツプするか、および何
種類のQ1〜Q5の組合せを持つかは、出力Q1〜Q5
と排他的論理和ゲート１６の入力端子との接続関
係で決まるが、第２図のシフトカウンタ１の接続
関係では、出力Q1〜Q5の組合せの総数はリセツ
ト状態を除いて31通りである。デコーダ２０〜２
４は出力Q1〜Q5の状態をデコードし、設定した
特定の組合せの出力Q1〜Q5の状態に対してデコ
ード出力T0〜T4を“Ｈ”にする。デゴード出力
T0によりシフトカウンタ１はリセツトできるの
で、デコーダ２０を適当に設定すれば好みの数の
カウンタを実現できる。
端子７の状態を“Ｌ”にすると、フリツプフロツ
プ１１は排他的論理和ゲート１６の出力を、フリ
ツプフロツプ１２〜１５はそれぞれ出力Q1〜Q4
を読み込み、次のクロツクで各々その状態を出力
する。ここで、デコーダ２０のデコード出力T0
によるリセツトがかからなければ、シフトカウン
タ１は１クロツクに１ずつカウントアツプしてい
く。Q1〜Q5の“Ｈ”および“Ｌ”の状態がどの
ように変化してカウントアツプするか、および何
種類のQ1〜Q5の組合せを持つかは、出力Q1〜Q5
と排他的論理和ゲート１６の入力端子との接続関
係で決まるが、第２図のシフトカウンタ１の接続
関係では、出力Q1〜Q5の組合せの総数はリセツ
ト状態を除いて31通りである。デコーダ２０〜２
４は出力Q1〜Q5の状態をデコードし、設定した
特定の組合せの出力Q1〜Q5の状態に対してデコ
ード出力T0〜T4を“Ｈ”にする。デゴード出力
T0によりシフトカウンタ１はリセツトできるの
で、デコーダ２０を適当に設定すれば好みの数の
カウンタを実現できる。
デコーダ２１〜２４のデコード出力T1〜T4は
外部回路に接続され、これを制御する。出力T1
〜T4により制御される外部回路のテストは、リ
セツト入力端子７を“Ｈ”から“Ｌ”にしてシフ
トカウンタ１のカウントをスタートさせ、出力
T1〜T4を順に出させてこれによる外部回路の動
作を調べていく方法でなされる。
外部回路に接続され、これを制御する。出力T1
〜T4により制御される外部回路のテストは、リ
セツト入力端子７を“Ｈ”から“Ｌ”にしてシフ
トカウンタ１のカウントをスタートさせ、出力
T1〜T4を順に出させてこれによる外部回路の動
作を調べていく方法でなされる。
従来のシフトカウンタは以上のように構成され
ているので、デコード出力T1〜T4によつて制御
される外部回路のテストを行う場合は、リセツト
入力端子７を“Ｈ”から“Ｌ”にしてカウントを
スタートさせてデコード出力T1〜T4を一通り出
させ、これによる外部回路の動作を順に連続して
見ていくしかなく、例えばデコード出力T1だけ
による外部回路の動作を見るといつた個々の外部
回路の動作をテストすることができないという問
題点があつた。
ているので、デコード出力T1〜T4によつて制御
される外部回路のテストを行う場合は、リセツト
入力端子７を“Ｈ”から“Ｌ”にしてカウントを
スタートさせてデコード出力T1〜T4を一通り出
させ、これによる外部回路の動作を順に連続して
見ていくしかなく、例えばデコード出力T1だけ
による外部回路の動作を見るといつた個々の外部
回路の動作をテストすることができないという問
題点があつた。
この発明は上記のような問題点を解消するため
になされたもので、デコーダの各デコード出力に
よつて制御される外部回路の動作を別々にテスト
できるテスト回路を得ることを目的とする。
になされたもので、デコーダの各デコード出力に
よつて制御される外部回路の動作を別々にテスト
できるテスト回路を得ることを目的とする。
この発明に係るテスト回路は、シフトカウンタ
を構成するシフトレジスタの最下位ビツトのフリ
ツプフロツプの入力端に帰還用排他的論理和ゲー
トの出力または外部入力端子からの入力のどちら
かをフリツプフロツプの入力端に入力する切換ゲ
ートを接続し、通常テスト時には帰還用排他的論
理和ゲートの出力を選択し、外からの個別テスト
時には外部入力端子からの入力を選択するように
構成したものである。
を構成するシフトレジスタの最下位ビツトのフリ
ツプフロツプの入力端に帰還用排他的論理和ゲー
トの出力または外部入力端子からの入力のどちら
かをフリツプフロツプの入力端に入力する切換ゲ
ートを接続し、通常テスト時には帰還用排他的論
理和ゲートの出力を選択し、外からの個別テスト
時には外部入力端子からの入力を選択するように
構成したものである。
この発明におけるテスト回路は、外部からの個
別テスト時には外部入力端子からの入力データを
シフトカウンタを構成するシフトレジスタに順に
入力することにより、このシフトレジスタの状態
を任意に設定し、また、このデコード出力を任意
に設定して出力する。
別テスト時には外部入力端子からの入力データを
シフトカウンタを構成するシフトレジスタに順に
入力することにより、このシフトレジスタの状態
を任意に設定し、また、このデコード出力を任意
に設定して出力する。
以下、この発明の一実施例を図について説明す
る。第１図において、１，２，７，８，１１ない
し１５，１６および２０ないし２４は第２図に示
した従来のテスト回路におけるものと同等のもの
である。３は切換制御信号Testにより帰還用排
他的論理和ゲート１６の出力またはテスト用設定
データ入力端子４より入力されたデータのどちら
か一方を出力する切換ゲート、４はテスト用設定
データ入力端子、５は切換制御信号Testが“Ｈ”
のときにオアゲート８の出力によるフリツプフロ
ツプ１１〜１５のリセツトを禁止するアンドゲー
トである。
る。第１図において、１，２，７，８，１１ない
し１５，１６および２０ないし２４は第２図に示
した従来のテスト回路におけるものと同等のもの
である。３は切換制御信号Testにより帰還用排
他的論理和ゲート１６の出力またはテスト用設定
データ入力端子４より入力されたデータのどちら
か一方を出力する切換ゲート、４はテスト用設定
データ入力端子、５は切換制御信号Testが“Ｈ”
のときにオアゲート８の出力によるフリツプフロ
ツプ１１〜１５のリセツトを禁止するアンドゲー
トである。
次に、このように構成された本実施例のテスト
回路の動作について説明する。正常動作時（非テ
スト時）においては切換制御信号Testを“Ｌ”
とし、切換ゲート３に排他的論理和ゲート１６の
出力を選択させる。この状態ではじめにリセツト
入力端子７を“Ｈ”にし、各フリツプフロツプ１
１〜１５をリセツトする。次に、クロツクφを入
力しながらリセツト入力端子７を“Ｌ”にする
と、シフトカウンタ１は１クロツクに１ずつカウ
ントアツプしていく。デコーダ２０〜２４は出力
Q1〜Q5の状態をデコードし、設定した特定の組
合せのQ1〜Q5の状態に対してそれぞれデコード
出力T0〜T4を“Ｈ”にする。出力T0はシフトカ
ウンタ１をリセツトし、T1〜T4は外部回路に接
続されこれを制御する。以上は従来の回路の動作
と同じである。
回路の動作について説明する。正常動作時（非テ
スト時）においては切換制御信号Testを“Ｌ”
とし、切換ゲート３に排他的論理和ゲート１６の
出力を選択させる。この状態ではじめにリセツト
入力端子７を“Ｈ”にし、各フリツプフロツプ１
１〜１５をリセツトする。次に、クロツクφを入
力しながらリセツト入力端子７を“Ｌ”にする
と、シフトカウンタ１は１クロツクに１ずつカウ
ントアツプしていく。デコーダ２０〜２４は出力
Q1〜Q5の状態をデコードし、設定した特定の組
合せのQ1〜Q5の状態に対してそれぞれデコード
出力T0〜T4を“Ｈ”にする。出力T0はシフトカ
ウンタ１をリセツトし、T1〜T4は外部回路に接
続されこれを制御する。以上は従来の回路の動作
と同じである。
外部からの個別テスト時においては切換制御信
号Testを“Ｈ”とし、切換ゲート３にテスト用
設定データ入力端子４より入力されるデータを選
択させる。この状態で、クロツクφに同期させて
フリツプフロツプ１１〜１５の設定データをテス
ト用設定データ入力端子４より入力し、出力Q1
〜Q5を設定する。ここで、デコード出力T1を
“Ｈ”にするような出力Q1〜Q5の組合せを設定す
れば、デコード出力T1は“Ｈ”になり、デコー
ド出力T1によつて制御される外部回路は動作す
る。このようにして順にデコード出力T1〜T4を
“Ｈ”にしていき、それぞれの信号が制御する外
部回路が正常に動作しているかどうかをひとつひ
とつ個別にテストしていく。
号Testを“Ｈ”とし、切換ゲート３にテスト用
設定データ入力端子４より入力されるデータを選
択させる。この状態で、クロツクφに同期させて
フリツプフロツプ１１〜１５の設定データをテス
ト用設定データ入力端子４より入力し、出力Q1
〜Q5を設定する。ここで、デコード出力T1を
“Ｈ”にするような出力Q1〜Q5の組合せを設定す
れば、デコード出力T1は“Ｈ”になり、デコー
ド出力T1によつて制御される外部回路は動作す
る。このようにして順にデコード出力T1〜T4を
“Ｈ”にしていき、それぞれの信号が制御する外
部回路が正常に動作しているかどうかをひとつひ
とつ個別にテストしていく。
なお、上記実施例では、外部回路を個別にテス
トする方法について説明したが、例えば、上述の
方法で出力Q1〜Q5を設定した後、切換制御信号
Testを“Ｌ”にすることによりシフトカウンタ
１をこの設定値よりスタートできるので、シフト
カウンタ１の初期設定用としても使用できる。
トする方法について説明したが、例えば、上述の
方法で出力Q1〜Q5を設定した後、切換制御信号
Testを“Ｌ”にすることによりシフトカウンタ
１をこの設定値よりスタートできるので、シフト
カウンタ１の初期設定用としても使用できる。
また、上記実施例では外部からの強制リセツト
用のリセツト入力端子７、オアゲート８およびテ
スト時リセツト禁止用のアンドゲート５を接続し
ているが、外部からの強制リセツトやテスト時の
リセツト禁止の必要がなければこれらは設置しな
くてもよい。
用のリセツト入力端子７、オアゲート８およびテ
スト時リセツト禁止用のアンドゲート５を接続し
ているが、外部からの強制リセツトやテスト時の
リセツト禁止の必要がなければこれらは設置しな
くてもよい。
さらに、最終段のフリツプフロツプの出力（上
記実施例ではQ5）に端子を接続しこの出力を測
定できるようにしておけば、切換制御信号Test
を“Ｈ”にしておいてテスト用設定データ入力端
子４から入力されたデータが、この最終段のフリ
ツプフロツプの出力に接続された端子より規定の
クロツク数だけ遅れて出力されるかを見ることに
よりフリツプフロツプ自体のテストを行うことが
できる。
記実施例ではQ5）に端子を接続しこの出力を測
定できるようにしておけば、切換制御信号Test
を“Ｈ”にしておいてテスト用設定データ入力端
子４から入力されたデータが、この最終段のフリ
ツプフロツプの出力に接続された端子より規定の
クロツク数だけ遅れて出力されるかを見ることに
よりフリツプフロツプ自体のテストを行うことが
できる。
以上のように、この発明によればシフトカウン
タを構成する複数のフリツプフロツプの状態を外
部入力端子から入力するデータにより任意に設定
できるように構成したので、これらの状態のデコ
ード出力により制御される外部回路のテストをひ
とつひとつ個別に行うことのできるものが得られ
る。
タを構成する複数のフリツプフロツプの状態を外
部入力端子から入力するデータにより任意に設定
できるように構成したので、これらの状態のデコ
ード出力により制御される外部回路のテストをひ
とつひとつ個別に行うことのできるものが得られ
る。
第１図はこの発明の一実施例によるシフトカウ
ンタ構成のテスト回路の回路図、第２図は従来の
シフトカウンタ構成のテスト回路の回路図であ
る。 １はシフトカウンタ、２はデコーダブロツク、
３は切換ゲート、４はテスト設定データ入力端
子、５はアンドゲート、７はリセツト入力端子、
８はオアゲート、１１〜１５はフリツプフロツ
プ、１６は帰還用排他的論理和ゲート、２０〜２
４はデコーダ、Q1〜Q5はフリツプフロツプ１１
〜１５の出力信号、T0〜T4はデコーダ２０〜２
４のデコード出力、Testは切換制御信号、φは
クロツク信号である。なお、図中、同一符号は同
一または相当部分を示す。
ンタ構成のテスト回路の回路図、第２図は従来の
シフトカウンタ構成のテスト回路の回路図であ
る。 １はシフトカウンタ、２はデコーダブロツク、
３は切換ゲート、４はテスト設定データ入力端
子、５はアンドゲート、７はリセツト入力端子、
８はオアゲート、１１〜１５はフリツプフロツ
プ、１６は帰還用排他的論理和ゲート、２０〜２
４はデコーダ、Q1〜Q5はフリツプフロツプ１１
〜１５の出力信号、T0〜T4はデコーダ２０〜２
４のデコード出力、Testは切換制御信号、φは
クロツク信号である。なお、図中、同一符号は同
一または相当部分を示す。
Claims (1)
- １ 複数のフリツプフロツプを直列に接続したシ
フトレジスタと、これらフリツプフロツプの出力
のうちのいくつかの出力の排他的論理和または反
転をとる論理ゲートとを有し、この論理ゲートの
出力を上記シフトレジスタの初段のフリツプフロ
ツプの入力端に入力する回路構成のシフトカウン
タと、上記シフトレジスタの状態をデコードする
デコーダとを備え、このデコーダによりデコード
したタイミングで動作する外部回路のテストを行
うテスト回路において、上記論理ゲートの出力端
と上記シフトレジスタの初段のフリツプフロツプ
の入力端との間に切換制御信号により上記論理ゲ
ートの出力と外部から入力される入力データとの
いずれか一方を選択して出力する切換回路を設
け、上記切換制御信号により、予め定められた順
序の通常テスト時には上記論理ゲートの出力を、
外部からの個別のテスト時には上記外部から入力
される入力データをそれぞれ選択するようにした
ことを特徴とするテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60139614A JPS61295720A (ja) | 1985-06-24 | 1985-06-24 | テスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60139614A JPS61295720A (ja) | 1985-06-24 | 1985-06-24 | テスト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61295720A JPS61295720A (ja) | 1986-12-26 |
| JPH047133B2 true JPH047133B2 (ja) | 1992-02-10 |
Family
ID=15249392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60139614A Granted JPS61295720A (ja) | 1985-06-24 | 1985-06-24 | テスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61295720A (ja) |
-
1985
- 1985-06-24 JP JP60139614A patent/JPS61295720A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61295720A (ja) | 1986-12-26 |
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