JPH04339416A - カウンタ試験回路 - Google Patents
カウンタ試験回路Info
- Publication number
- JPH04339416A JPH04339416A JP3111335A JP11133591A JPH04339416A JP H04339416 A JPH04339416 A JP H04339416A JP 3111335 A JP3111335 A JP 3111335A JP 11133591 A JP11133591 A JP 11133591A JP H04339416 A JPH04339416 A JP H04339416A
- Authority
- JP
- Japan
- Prior art keywords
- counter
- carry
- test
- circuit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は論理回路の試験回路に関
し、特にカウンタを有する論理回路に用いられるカウン
タ試験回路に関する。
し、特にカウンタを有する論理回路に用いられるカウン
タ試験回路に関する。
【０００２】
【従来の技術】従来、カウンタを有する論理回路の試験
回路では、カウンタを複数に分割し、分割した複数のカ
ウンタの個々にイネーブルを制御する信号を有する構成
とするか、あるいはカウンタを分割せずに試験を行う構
成となっている。
回路では、カウンタを複数に分割し、分割した複数のカ
ウンタの個々にイネーブルを制御する信号を有する構成
とするか、あるいはカウンタを分割せずに試験を行う構
成となっている。
【０００３】例えば、１２ビットのカウンタの例では、
この１２ビットのカウンタを４ビットづつ３分割すると
クロック周期が２パターン換算での試験パターンは、２
１２＝４０９６ステップとなり、又、ピン数については
３分割した場合にはイネーブル制御ピンが２本、４分割
した場合には３本、ｎ分割した場合には（ｎ−１）本と
なる。
この１２ビットのカウンタを４ビットづつ３分割すると
クロック周期が２パターン換算での試験パターンは、２
１２＝４０９６ステップとなり、又、ピン数については
３分割した場合にはイネーブル制御ピンが２本、４分割
した場合には３本、ｎ分割した場合には（ｎ−１）本と
なる。
【０００４】
【発明が解決しようとする課題】この従来のカウンタ試
験回路では、すべてのカウンタを何分割かしてそれぞれ
に制御回路を設け試験する場合には、個々のイネーブル
を有するために信号ピンが多くなり試験パターンが煩雑
になるという問題点がある。又、カウンタを分割して試
験を行わない場合には、試験パターンが巨大になってし
まい、試験時間が長大になるという問題点があった。
験回路では、すべてのカウンタを何分割かしてそれぞれ
に制御回路を設け試験する場合には、個々のイネーブル
を有するために信号ピンが多くなり試験パターンが煩雑
になるという問題点がある。又、カウンタを分割して試
験を行わない場合には、試験パターンが巨大になってし
まい、試験時間が長大になるという問題点があった。
【０００５】本発明の目的は、カウンタ試験にて、カウ
ンタのキャリーを制御し、試験用制御ピンの削減，試験
パターンの削減及び試験パターン設計を容易にすること
ができるカウンタ試験回路を提供することにある。
ンタのキャリーを制御し、試験用制御ピンの削減，試験
パターンの削減及び試験パターン設計を容易にすること
ができるカウンタ試験回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明のカウンタ試験回
路は、カウントクロック信号をそれぞれ受信し、次段へ
カウンタキャリーを出力する第１及び第２の少なくとも
２つのカウンタを備えた回路を試験するカウンタ試験回
路において、前記第１のカウンタから出力されるカウン
タキャリーを受信し、保持する保持回路と、試験制御信
号に従って、通常時には前記カウンタキャリーを選択し
、カウンタ試験時には前記保持回路から出力される保持
出力を選択し、前記第２のカウンタのイネーブル端子に
入力する試験制御回路とを備える構成である。
路は、カウントクロック信号をそれぞれ受信し、次段へ
カウンタキャリーを出力する第１及び第２の少なくとも
２つのカウンタを備えた回路を試験するカウンタ試験回
路において、前記第１のカウンタから出力されるカウン
タキャリーを受信し、保持する保持回路と、試験制御信
号に従って、通常時には前記カウンタキャリーを選択し
、カウンタ試験時には前記保持回路から出力される保持
出力を選択し、前記第２のカウンタのイネーブル端子に
入力する試験制御回路とを備える構成である。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の一実施例を示すブロック図
であり、３つのカウンタに分割した場合の例が示されて
いる。図１において、１，２，３は全カウンタを３分割
したカウンタである。４，５はカウンタ試験であるか、
あるいは通常動作であるかを制御する試験制御回路であ
る。６，７はそれぞれ前段カウンタ１，２から出力され
るキャリーのキャリー保持回路である。
であり、３つのカウンタに分割した場合の例が示されて
いる。図１において、１，２，３は全カウンタを３分割
したカウンタである。４，５はカウンタ試験であるか、
あるいは通常動作であるかを制御する試験制御回路であ
る。６，７はそれぞれ前段カウンタ１，２から出力され
るキャリーのキャリー保持回路である。
【０００９】以下に、動作を説明する。カウンタ試験時
にカウンタクロック８がカウンタ１に入力されカウント
動作が開始し、カウンタ１のキャリー９が出力されると
キャリー保持回路６がキャリーを保持し、カウンタ試験
制御回路４は、試験制御信号１５によって通常動作時に
はカウンタ２のイネーブルピン１１にカウンタ１のキャ
リー信号９を入力する。
にカウンタクロック８がカウンタ１に入力されカウント
動作が開始し、カウンタ１のキャリー９が出力されると
キャリー保持回路６がキャリーを保持し、カウンタ試験
制御回路４は、試験制御信号１５によって通常動作時に
はカウンタ２のイネーブルピン１１にカウンタ１のキャ
リー信号９を入力する。
【００１０】又、カウンタ試験時にはキャリーを保持し
た出力１０が選択され、カウンタ２のイネーブルピン１
１に入力する。するとカウンタ２には、イネーブル条件
が入力された状態になるため、カウンタクロック８によ
ってカウントアップする。
た出力１０が選択され、カウンタ２のイネーブルピン１
１に入力する。するとカウンタ２には、イネーブル条件
が入力された状態になるため、カウンタクロック８によ
ってカウントアップする。
【００１１】次に、カウンタ２のキャリー信号１２が出
力されるとキャリー保持回路７がキャリーを保持し、カ
ウンタ試験制御回路５は、カウンタ試験時にはキャリー
を保持した出力１３が選択され、カウンタ３のイネーブ
ルピン１４に入力する。従ってカウンタ３はイネーブル
条件が入力された状態になるためカウンタクロック８に
よってカウントアップする。
力されるとキャリー保持回路７がキャリーを保持し、カ
ウンタ試験制御回路５は、カウンタ試験時にはキャリー
を保持した出力１３が選択され、カウンタ３のイネーブ
ルピン１４に入力する。従ってカウンタ３はイネーブル
条件が入力された状態になるためカウンタクロック８に
よってカウントアップする。
【００１２】ここで、１２ビットのカウンタを例にとっ
て説明すると、この１２ビットのカウンタを４ビットづ
つ３分割するとクロック周期が２パターン換算での試験
パターンは、２４ ＋２４ ＋２４ ＝４８ステップと
なり、又、ピン数については３分割した場合にはイネー
ブル制御ピンが１本、４分割した場合も１本、ｎ分割し
た場合も１本でというように、従来に比較し少ないステ
ップ数及び制御ピン数で実現できる。
て説明すると、この１２ビットのカウンタを４ビットづ
つ３分割するとクロック周期が２パターン換算での試験
パターンは、２４ ＋２４ ＋２４ ＝４８ステップと
なり、又、ピン数については３分割した場合にはイネー
ブル制御ピンが１本、４分割した場合も１本、ｎ分割し
た場合も１本でというように、従来に比較し少ないステ
ップ数及び制御ピン数で実現できる。
【００１３】本実施例では、カウンタを３分割した場合
の構成例を説明したが、キャリー保持回路及びカウンタ
試験制御回路を同様に追加することにより、４分割以上
の構成にできることはいうまでもない。
の構成例を説明したが、キャリー保持回路及びカウンタ
試験制御回路を同様に追加することにより、４分割以上
の構成にできることはいうまでもない。
【００１４】
【発明の効果】以上説明したように本発明は、第１のカ
ウンタから出力されるカウンタキャリーを受信し保持さ
せ、試験制御信号に従ってカウンタ試験時には、保持さ
せた保持出力を選択し第２のカウンタのイネーブル端子
に入力するように構成したので、試験パターンの単純化
と制御ピンの削減により試験時間の短縮が可能となり、
更に試験コストの削減ができるという効果を有する。
ウンタから出力されるカウンタキャリーを受信し保持さ
せ、試験制御信号に従ってカウンタ試験時には、保持さ
せた保持出力を選択し第２のカウンタのイネーブル端子
に入力するように構成したので、試験パターンの単純化
と制御ピンの削減により試験時間の短縮が可能となり、
更に試験コストの削減ができるという効果を有する。
【図１】本発明の一実施例を示すブロック図である。
１，２，３ カウンタ
４，５ カウンタ試験制御回路
６，７ キャリー保持回路
８ カウンタクロック
９，１２ キャリー信号
１０，１３ キャリー保持出力
１１，１４ イネーブルピン
１５ 試験制御信号
Claims (1)
- 【請求項１】 カウントクロック信号をそれぞれ受信
し、次段へカウンタキャリーを出力する第１及び第２の
少なくとも２つのカウンタを備えた回路を試験するカウ
ンタ試験回路において、前記第１のカウンタから出力さ
れるカウンタキャリーを受信し、保持する保持回路と、
試験制御信号に従って、通常時には前記カウンタキャリ
ーを選択し、カウンタ試験時には前記保持回路から出力
される保持出力を選択し、前記第２のカウンタのイネー
ブル端子に入力する試験制御回路とを備えることを特徴
とするカウンタ試験回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3111335A JPH04339416A (ja) | 1991-05-16 | 1991-05-16 | カウンタ試験回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3111335A JPH04339416A (ja) | 1991-05-16 | 1991-05-16 | カウンタ試験回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04339416A true JPH04339416A (ja) | 1992-11-26 |
Family
ID=14558595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3111335A Pending JPH04339416A (ja) | 1991-05-16 | 1991-05-16 | カウンタ試験回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04339416A (ja) |
-
1991
- 1991-05-16 JP JP3111335A patent/JPH04339416A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS63158475A (ja) | スキヤンパス方式の論理集積回路 | |
| JPH095403A (ja) | 半導体集積論理回路 | |
| JPH04339416A (ja) | カウンタ試験回路 | |
| JPH0192673A (ja) | カウンタ・テスト装置 | |
| JP2797793B2 (ja) | 疑似乱数パタン発生回路 | |
| JP4526176B2 (ja) | Ｉｃ試験装置 | |
| JPH07287052A (ja) | スキャンパスを有する論理集積回路 | |
| JPS61126821A (ja) | ロジツクｌｓｉ回路 | |
| JPH0815392A (ja) | テストモード設定回路 | |
| JP2953713B2 (ja) | 半導体集積回路 | |
| JPH02181516A (ja) | カウンタのテスト回路 | |
| JPH10290156A (ja) | 多段カウンタの試験回路 | |
| JP3101686B2 (ja) | Ｉｃテスター | |
| JPH02234087A (ja) | デジタル論理ブロックのテスト回路 | |
| JPH11212815A (ja) | 集積回路装置 | |
| JPH047133B2 (ja) | ||
| JPH0850165A (ja) | スキャンパス回路 | |
| JPH1010194A (ja) | 半導体集積回路 | |
| JPH05107323A (ja) | 電子回路試験装置 | |
| JPH0690265B2 (ja) | テスト回路 | |
| JPH07271627A (ja) | 半導体集積回路 | |
| JPH08251017A (ja) | 順序回路のテスト制御回路およびそのテスト方法 | |
| JPH08136615A (ja) | 半導体試験装置のタイミング位相調整回路 | |
| JPH06112812A (ja) | バイナリ・カウンタ | |
| JPH0339672A (ja) | 半導体集積回路 |