JPS62271155A - 擬似障害発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 （産業上の利用分野） 本発明は情報処理に使用される擬似障害発生回路に関し
、特に任意の論理回路が出力する出力信号の論理値を反
転することによって構成した擬似障害発生回路に関する
。

（従来の技術） 一般に情報処理に用いられる記憶装置は、多数の論理ゲ
ートを用いて構成されているが、システム規模が増大し
て使用される論理ゲート、および接続箇所が増大するに
伴って、間欠的な障害も増加する方向にある。一般的に
、間欠障害は任意のタイミングで発生するものであシ、
その障害箇所を限定することは非常に困難である。した
がって、あらかじめ障害箇所を仮定し、任意のタイミン
グで擬似障害を発生させてシミュレーションを実行し、
障害箇所を予測しておくことが必要となってくる。シス
テムの使用環境（使用プログラムなど）によっては、上
記間欠障害の発生頻度もかなシ変化するため、同一環境
下で任意のタイミングで擬似障害を発生し、上記擬似障
害を検証する必要もある。

（発明が解決しようとする問題点） 上述し±従来の記憶装置では、上記のような任意のタイ
ミングで、任意の箇所に擬似障害を発生させるための手
段は具備していない。

本発明の目的は、複数の論理ゲートを含む論理回路にお
いて任意に選定されたｎ箇所の擬似障害発生点に対して
ｌｏｇｉｎビット長のシリアルに入力可能なレジスタと
、レジスタの出力をフルデコードするデコード回路とを
具備し、デコード回路のｎビットの出力信号線をｎ箇所
の任意に選定された擬似障害発生点の論理ゲートの未使
用入力端子に接続することによって上記欠点を除去し、
任意の箇所に擬似障害を発生させることができるように
構成した擬似障害発生回路を提供することＫある。

（問題点を解決するための手段） 本発明による擬似障害発生回路は、レジスタと、デコー
ド回路と、接続手段と、シリアルデータ設定回路と、ク
ロック制御回路、イネーブル信号発生回路とを具備して
構成したものである。

レジスタは複数の論理ゲートを含む論理回路のなかで、
任意に選定されたｎ箇所の擬似障害の発生点に対してｌ
ｏｇ！ｎビット長のシリアルに入力可能なものである。

デコード回路はレジスタの内容をフルデコードするため
のものである。接続手段はデコード回路のｎビットの出
力信号線をｎ箇所の任意に選定された擬似障害発生点の
論理ゲートの未使用入力端子に接続するためのものであ
る。

シリアルデータ設定回路はレジスタにシリアルデータを
送出するためのものである。

クロック制御回路は、レジスタを動作させるクロックを
制御するためのものである。

イネーブル信号発生回路は、デコーダの出力を有効化す
るタイミング信号を発生するためのものである。

（実施例） 次に、本発明について図面を参照して説明する。

第１図は、本発明による擬似障害発生回路の一実施例を
示すブロック図である。

第１図において、１，３．４はそれぞれＡＮＤゲート、
２はＡＮＤ／ＮＡＮＤゲート、５はレジスタ・６はデコ
ーダ、７は論理回路、８はシリアルデータ設定回路、９
はクロック制御回路、ｌＯはイネーブル信号発生回路、
１１は擬似障害発生制御回路である。

第１図において、ＡＮＤゲートとＡＮＤ／ＮＡＮＤゲー
トとを含む論理ゲー）１〜４は入力端子１〜３より信号
を受信し、定められた論理に従って出力信号を生成し、
その結果を出力端子０ＵＴ１．０ＵＴ２に送出するため
の論理回路である。

本発明では、図面を簡潔にするために簡単な論理回路を
使用したが、フリップフロップ、および高＊＆されたＬ
ＳＩなど、応用できる論理回路は多種多様に及ぶ。

レジスタ５は、シリアルデータ設定回路８よりのシリア
ルデータをクロック制御回路９よ）のクロックの数だけ
、順次、シリアルに取込むためのシリアルレジスタであ
る。擬似障害発生点の数をｎとすると、レジスタ５のビ
ット数はｌｏｇ２　ｎビット長である。

デコーダ６はレジスタ５の情報をフルデコードするデコ
ード回路であシ、デコーダ６のコンブリメント出力はそ
れぞれ論理回路７の擬似障害発生箇所を与える論理ゲー
トの入力に接続されている。

イネーブル信号発生回路１０はデコーダ６の出力信号を
有効にするときにイネーブル信号を発生するものであり
、イネーブル信号は外部よりの指定、または命令シーケ
ンスの組合せ、あるいはタイマによシ生成される。

論理回路７の各要素は、物理的にすべて同一のハードウ
ェア上に構成されている。擬似障害発生制御回路１１は
、論理回路７とは別の／％−ドウエア上に構成されてお
り、両者のインターフェース入出力ピン数はレジスタ５
′ｔ−シリアルレジスタとすることによシ大幅に削減さ
れている。

さて、次に任意のタイミングで任意の箇所に擬似障害を
発生する方法について説明する。

まず、ＡＮＤ／ＮＡＮＤゲート２に擬似障害を発生させ
るものとしよう。

信号線６２上の出力信号を選択できるように、デコーダ
６はシリアルデータ設定回路８とクロック制御回路９と
の制御下で、レジスタ５に論理値％Ｑ１１を埋込む。論
理値％０１’を受信したデコーダ６は、イネーブル信号
発生回路１０よシイネーブル信号が送出されたときに、
信号線６２上の出力信号を論理値％Ｑｌとする。このと
き、デコーダ６の他の出力は論理％１１に保たれている
。

論理値ｔＱ／Ｆを受信したＡＮＤ／ＮＡＮＤゲート２は
、入力端子ＩＮ３の論理値が％ｌＩになったとき、入力
情報を正しく端子へ送出することかできなくなる。

以上のように、容易な方法で任意のタイミングに任意の
箇所に擬似障害を発生することができる。

（発明の効果） 本発明によれば、以上説明したように擬似障害を発生さ
せうる箇所にデコーダの出力信号線を接続し、シリアル
にデータを設定できるレジスタを設け、デコーダのイネ
ーブル信号を任意のタイミングに出力することができる
ように制御することによシ、任意のタイミングで任意の
箇所に容易に擬似障害を発生することができるという効
果がある。

また、レジスタをシリアルレジスタとすることにより、
入出力ピンの数を削減することも可能であるという効果
がある。

【図面の簡単な説明】

第１図は本発明による擬似障害発生回路の一笑施例を示
すブロック図である。 １．３．４・・・ＡＮＤゲート ２・拳・ＡＮＤ／ＮＡＮＤゲート ５・・−シリアルレジスタ ６・・・デコーダ ７・・・論理回路 ８・ｅ・シリアルデータ設定回路 ９・・・クロック制御回路

Claims (1)

【特許請求の範囲】
1. 複数の論理ゲートを含む論理回路のなかで任意に選定さ
   れたｎ箇所の擬似障害の発生点に対してｌｏｇ＿２ｎビ
   ット長のシリアルに入力可能なレジスタと、前記レジス
   タの内容をフルデコードするためのデコード回路と、前
   記デコード回路のｎビットの出力信号線を前記ｎ箇所の
   任意に選定された擬似障害発生点の論理ゲートの未使用
   入力端子に接続するための接続手段と、前記レジスタに
   シリアルデータを送出するためのシリアルデータ設定回
   路と、前記レジスタを動作させるクロックを制御するた
   めのクロック制御回路と、前記デコーダの出力を有効化
   するタイミング信号を発生するためのイネーブル信号発
   生回路とを具備して構成したことを特徴とする擬似障害
   発生回路。