JPH04721A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04721A JPH04721A JP34280489A JP34280489A JPH04721A JP H04721 A JPH04721 A JP H04721A JP 34280489 A JP34280489 A JP 34280489A JP 34280489 A JP34280489 A JP 34280489A JP H04721 A JPH04721 A JP H04721A
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Landscapes
- Element Separation (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に半導体回路
素子が形成される表面及びその近傍層に存在し、半導体
回路素子特性を劣化させる原因となる汚染不純物を半導
体回路素子形成領域外の半導体基板裏面の歪場へ捕獲し
ようとするエクストリンシック ゲッタリング（Ｅ Ｇ
）能力の、半導体回路素子形成過程における補強の方法
に関する。
素子が形成される表面及びその近傍層に存在し、半導体
回路素子特性を劣化させる原因となる汚染不純物を半導
体回路素子形成領域外の半導体基板裏面の歪場へ捕獲し
ようとするエクストリンシック ゲッタリング（Ｅ Ｇ
）能力の、半導体回路素子形成過程における補強の方法
に関する。
従来、この種のＥＧ技術は半導体基板裏面に歪場を導入
することで行われているが、歪場は半導体回路素子形成
前もしくは形成過程中で結晶格子を損傷させることで導
入される。これには半導体基板裏面に機械的に損傷を与
える方法、イオン注入やドーパントの過剰拡散によって
結晶格子を歪ませる方法などが取られている。
することで行われているが、歪場は半導体回路素子形成
前もしくは形成過程中で結晶格子を損傷させることで導
入される。これには半導体基板裏面に機械的に損傷を与
える方法、イオン注入やドーパントの過剰拡散によって
結晶格子を歪ませる方法などが取られている。
通常機械的に損傷を与える方法は半導体回路素子形成途
中では行われないが、近年新しい裏面損傷技術として提
案されたエキシマレーザ ゲッタリング法（特願昭６ｌ
−１５４３７２）では半導体回路素子形成過程において
も裏面損傷が与えられることが特徴的である。また、ド
ーパントの過剰拡散では、Ｓｉ原子より原子径の大きい
ことなどから、半導体回路素子形成過程において基板裏
面にリンを拡散させる方法（応用物理 第４８巻第２号
１９７９年）がよく用いられている。
中では行われないが、近年新しい裏面損傷技術として提
案されたエキシマレーザ ゲッタリング法（特願昭６ｌ
−１５４３７２）では半導体回路素子形成過程において
も裏面損傷が与えられることが特徴的である。また、ド
ーパントの過剰拡散では、Ｓｉ原子より原子径の大きい
ことなどから、半導体回路素子形成過程において基板裏
面にリンを拡散させる方法（応用物理 第４８巻第２号
１９７９年）がよく用いられている。
従来の機械的な損傷与えるＥＧ法では結晶欠陥が半導体
回路素子形成過程で、熱処理によって緩和されＥＧ能力
が減退するという欠点がある。
回路素子形成過程で、熱処理によって緩和されＥＧ能力
が減退するという欠点がある。
従って、回路素子形成途中で何らかの方法によりＥＧ能
力を補強してやらなければならない。半導体航路素子形
成途中でＥＧ能力を補強するには、基板裏面にＳｉ原子
より原子径の大きいドーパントを過剰に拡散させ結晶格
子を歪ませる処理を行うと合理的である。一般的にはド
ーパントにリンを用いることが多く、以後この処理に関
しては代表として裏面リン拡散について述べる。近年、
半導体装置の製造プロセスは低温化の傾向にあるが、そ
れに伴いリン拡散温度も低下してきている。低温化によ
り基板内部に拡散するリンの量、また拡散深さが小さく
なり、強固な歪場が得にくくなるという問題が生じる。
力を補強してやらなければならない。半導体航路素子形
成途中でＥＧ能力を補強するには、基板裏面にＳｉ原子
より原子径の大きいドーパントを過剰に拡散させ結晶格
子を歪ませる処理を行うと合理的である。一般的にはド
ーパントにリンを用いることが多く、以後この処理に関
しては代表として裏面リン拡散について述べる。近年、
半導体装置の製造プロセスは低温化の傾向にあるが、そ
れに伴いリン拡散温度も低下してきている。低温化によ
り基板内部に拡散するリンの量、また拡散深さが小さく
なり、強固な歪場が得にくくなるという問題が生じる。
低温化による裏面リン拡散のＥＧ能力の低減を阻止し、
強固な歪場を得るための対策が必要である。
強固な歪場を得るための対策が必要である。
本発明の半導体装置の製造方法は、半導体回路素子形成
過程において半導体基板裏面にエキシマレーザ照射を行
ない損傷を与えた後、裏面リン拡散を行うという工程を
有している。基板表面に損傷があると、損傷にそってリ
ン拡散が増速されて多量のリンが基板表面近傍に侵入す
るという効果がある。従って、本発明を適用すると基板
表面に損傷が無い、もしくは熱処理によって緩和されて
いる場合よりも、ＥＧ能力が強化できる。また、低温処
理でも強固な歪場が得られ十分なＥＧ能力が得られる。
過程において半導体基板裏面にエキシマレーザ照射を行
ない損傷を与えた後、裏面リン拡散を行うという工程を
有している。基板表面に損傷があると、損傷にそってリ
ン拡散が増速されて多量のリンが基板表面近傍に侵入す
るという効果がある。従って、本発明を適用すると基板
表面に損傷が無い、もしくは熱処理によって緩和されて
いる場合よりも、ＥＧ能力が強化できる。また、低温処
理でも強固な歪場が得られ十分なＥＧ能力が得られる。
エキシマレーザ照射と裏面リン拡散の間には、レーザ損
傷を緩和させないため、高温長時間の熱処理は避けるべ
きである。
傷を緩和させないため、高温長時間の熱処理は避けるべ
きである。
次に本発明について図面を参照して説明する。
第１図は本発明を適用したＭＯＳキャパシタ作製工程を
示す。
示す。
第１図の工程（ａ）に示す、裏面にシリカ（ＳｉＯｚ）
の粒子を吹きつけるサンドブラスト法で損傷３を与えた
Ｐ型Ｓｉ半導体基板１と損傷を与えていないＰ型Ｓｉ半
導体基板２のそれぞれの基板上に、第１図工程（ｂ）に
示すように素子分離膜４．ゲート酸化膜５を形成しさら
にＣＶＤ法によりポリＳｉ膜６を成長させた。次に工程
（ｃ）に示すように、それぞれの基板はウェットエツチ
ングで裏面のポリシリコン２酸化膜等を除去し、一部の
基板には裏面にＫｒＦをレーザ源とするエキシマレーザ
（波長２４９ｎｍ）７を照射し、レーザ損傷８を導入し
た。この後、すべての基板に対し第１図工程（ｄ）のよ
うに８５０℃で％Ｎ２をキャリアーガスとしＰＯＣρ３
によって３０分間リン拡散を行った。半導体基板裏面に
は表面層内にリンが拡散して結晶格子を歪ませて歪場９
を形成する。最後に第１図工程（ｅ）に示す様にポリシ
リコンゲート電極１０．保護膜１１１層間絶縁膜１２．
ＡＩ２配線１３を形成しＭＯＳキャパシタを完成させた
。
の粒子を吹きつけるサンドブラスト法で損傷３を与えた
Ｐ型Ｓｉ半導体基板１と損傷を与えていないＰ型Ｓｉ半
導体基板２のそれぞれの基板上に、第１図工程（ｂ）に
示すように素子分離膜４．ゲート酸化膜５を形成しさら
にＣＶＤ法によりポリＳｉ膜６を成長させた。次に工程
（ｃ）に示すように、それぞれの基板はウェットエツチ
ングで裏面のポリシリコン２酸化膜等を除去し、一部の
基板には裏面にＫｒＦをレーザ源とするエキシマレーザ
（波長２４９ｎｍ）７を照射し、レーザ損傷８を導入し
た。この後、すべての基板に対し第１図工程（ｄ）のよ
うに８５０℃で％Ｎ２をキャリアーガスとしＰＯＣρ３
によって３０分間リン拡散を行った。半導体基板裏面に
は表面層内にリンが拡散して結晶格子を歪ませて歪場９
を形成する。最後に第１図工程（ｅ）に示す様にポリシ
リコンゲート電極１０．保護膜１１１層間絶縁膜１２．
ＡＩ２配線１３を形成しＭＯＳキャパシタを完成させた
。
完成したＭＯＳキャパシタは次の４種類のＥＧ処理が施
されている。
されている。
■ サンドブラスト損傷十エキシマレーザ損傷十裏面リ
ン拡散 ■ サンドブラスト損傷十裏面リン拡散■ エキキマレ
ーザ損傷＋裏面リン拡散■ 裏面リン拡散。
ン拡散 ■ サンドブラスト損傷十裏面リン拡散■ エキキマレ
ーザ損傷＋裏面リン拡散■ 裏面リン拡散。
それぞれのＭＯＳキャパシタについてマイノリティキャ
リアのライフタイムを測定した。結果を第２図に示す。
リアのライフタイムを測定した。結果を第２図に示す。
ライフタイムは上記■〉■〉■〉■の順に大きく、本発
明を適用し、裏面リン拡散直前に裏面損傷を与えること
によってＥＧ能力を強化し、ＭＯＳキャパシタ特性を向
上させることができる。
明を適用し、裏面リン拡散直前に裏面損傷を与えること
によってＥＧ能力を強化し、ＭＯＳキャパシタ特性を向
上させることができる。
第３図は本発明の半導体装置の製造方法をＤＲＡＭ作製
工程に適用する一実施例を示す概略図である。
工程に適用する一実施例を示す概略図である。
第３図工程（ａ）に示す様に比抵抗１５Ω・口のＰ型（
１００）のＳｉ半導体基板１４上に、素子分離膜１５ｎ
＋領域１６容量膜１７を形成し、この上にストレージゲ
ートとなるポリＳｉ １８をＣＶＤにより成長させた。
１００）のＳｉ半導体基板１４上に、素子分離膜１５ｎ
＋領域１６容量膜１７を形成し、この上にストレージゲ
ートとなるポリＳｉ １８をＣＶＤにより成長させた。
ここで、第３図工程（ｂ）のようにＳｉ半導体基板１４
の裏面はウェットエツチングによって基板面を露出させ
てＸｅＣｌ１を光源とする波長３０８ ｎｍのエキシマ
レーザ１９を照射エネルギー密度５ Ｊ ／ａＡ、 ｐ
ａｌｓｅで照射し一面にレーザ損傷２０を形成した。次
に第３図工程（ｃ）に見られるようにそれぞれ１０００
℃。
の裏面はウェットエツチングによって基板面を露出させ
てＸｅＣｌ１を光源とする波長３０８ ｎｍのエキシマ
レーザ１９を照射エネルギー密度５ Ｊ ／ａＡ、 ｐ
ａｌｓｅで照射し一面にレーザ損傷２０を形成した。次
に第３図工程（ｃ）に見られるようにそれぞれ１０００
℃。
８００℃でＮ２をキャリアーガスとしＰＯ（１，を用い
て３０分間リン拡散を行なうと、半導体基板裏面に拡散
されたリンは結晶格子を歪ませ、歪場２１を形成する。
て３０分間リン拡散を行なうと、半導体基板裏面に拡散
されたリンは結晶格子を歪ませ、歪場２１を形成する。
この後、第３図工程（ｄ）に示すようにストレージゲー
ト２２．絶縁膜２３．ゲート酸化膜２４．ポリシリコン
ゲート電極２５．絶縁膜２６．ｎ“ソース領域２７．ｎ
＋ドレイン領域２８を形成する。さらに第３図工程（ｅ
）の様に絶縁層間膜２９を形成し、Ａｌ２３０を配線す
ると、１トランジスタ、１キヤパシタのメモリセルが構
成される。
ト２２．絶縁膜２３．ゲート酸化膜２４．ポリシリコン
ゲート電極２５．絶縁膜２６．ｎ“ソース領域２７．ｎ
＋ドレイン領域２８を形成する。さらに第３図工程（ｅ
）の様に絶縁層間膜２９を形成し、Ａｌ２３０を配線す
ると、１トランジスタ、１キヤパシタのメモリセルが構
成される。
半導体基板裏面に発生した結晶欠陥をジルトルエッチを
行った後、観察したところ、８００℃のリン拡散を行っ
た基板は本発明の適用例では〜ｌ×１０５個／ａＡ、裏
面に損傷なく裏面リン拡散を行った場合は約２Ｘ１０’
個／ｄ、回路素子形成前にサンドブラスト法で損傷を与
えただけで裏面リン拡散を行った場合は４Ｘ１０’個／
−と、本発明を適用すると従来の裏面リン拡散法を用い
た場合よりも５〜２．５倍の結晶欠陥が発生した。また
１０００℃のリン拡散の基板は、サンドブラスト法で損
傷を与え裏面リン拡散を行った従来の裏面リン拡散法で
は〜１×ｌＯｓ個／ｄの結晶欠陥が観察された。従来法
ではリン拡散温度が低下すると発生欠陥数が低減したが
、本発明を適用するとリン拡散温度が８００℃に低下し
ても、１０００℃の場合と同程度の欠陥数が観察された
。つまり、リン拡散温度の低下によりＥＧ能力が低減し
ていない。また本発明をＤＲＡＭ製造工程に適用したと
ころ、良品率が１０〜１５％上昇した。
行った後、観察したところ、８００℃のリン拡散を行っ
た基板は本発明の適用例では〜ｌ×１０５個／ａＡ、裏
面に損傷なく裏面リン拡散を行った場合は約２Ｘ１０’
個／ｄ、回路素子形成前にサンドブラスト法で損傷を与
えただけで裏面リン拡散を行った場合は４Ｘ１０’個／
−と、本発明を適用すると従来の裏面リン拡散法を用い
た場合よりも５〜２．５倍の結晶欠陥が発生した。また
１０００℃のリン拡散の基板は、サンドブラスト法で損
傷を与え裏面リン拡散を行った従来の裏面リン拡散法で
は〜１×ｌＯｓ個／ｄの結晶欠陥が観察された。従来法
ではリン拡散温度が低下すると発生欠陥数が低減したが
、本発明を適用するとリン拡散温度が８００℃に低下し
ても、１０００℃の場合と同程度の欠陥数が観察された
。つまり、リン拡散温度の低下によりＥＧ能力が低減し
ていない。また本発明をＤＲＡＭ製造工程に適用したと
ころ、良品率が１０〜１５％上昇した。
以上説明したように本発明は、半導体回路素子形成過程
において半導体基板裏面にエキシマレーザを照射し損傷
を与えた後リン拡散をすることによって、強固な歪場を
得、より安定した強力なＥＧ能力を働かせ半導体回路素
子特性を向上させ、さらに半導体回路素子製品の歩留り
を向上できるという効果がある。
において半導体基板裏面にエキシマレーザを照射し損傷
を与えた後リン拡散をすることによって、強固な歪場を
得、より安定した強力なＥＧ能力を働かせ半導体回路素
子特性を向上させ、さらに半導体回路素子製品の歩留り
を向上できるという効果がある。
【図面の簡単な説明】
第１図は本発明をＭＯＳキャパシタ作製工程に適用した
場合の工程フｐ−を示す断面図、第２図は本発明を適用
して作製したＭＯＳキャパシタを用いて測定したマイノ
リティキャリアのライフタイムを示すグラフ、′第３図
は本発明をＤＲＡＭ作製工程に適用する一実施例を示す
概略図である。 １・・・・・・Ｐ型Ｓｉ半導体基板、２・・・・・・Ｐ
型Ｓｉ半導体基板、３・・・・・・損傷、４・・・・・
・素子分離膜、５・・・・・・ゲート酸化膜、６・・・
・・・ポリＳｉ膜、７・・・・・・エキシマレーザ、８
・・・・・・レーザ損傷、９・・・・・・歪場、１０・
・・・・・ポリシリコンゲート電極、１工・・・・・・
保護膜、１２・・・・・・層間絶縁膜、１３・・・・・
・Ａρ配線、１４・・・・・・Ｐ型Ｓｉ半導体基板、１
５・・・・・・素子分離膜、１６・・・・・・ｎ＋領領
域１７・・・・・・容量膜、１８・・・・・ポ！ｊｓｉ
、１９・・・・・・エキシマレーザ、２０・・・・・・
レーザ損傷、２１・・・・・・歪場、２２・・・・・・
ストレージゲート、２３・・・・・・絶縁膜、２４・・
・・・・ゲート酸化膜、２５・・・・・・ポリシリコン
ゲート電極、２６・・・・・・絶縁膜、２７−− ｎ＋
ソース領域、２８ ＝−−−−ｎ＋ドレイン領域、２９
・・・・・・絶縁層間膜、３０・・・・・・Ａｆｆｌ配
線。 代理人 弁理士 内 原 晋 Ｈ 正の対象 明の詳細な説明の欄 平成 ３年 ８月２２日 ７、補正の内容 明細書簡２頁１行目「８６図面の簡単な説明」とあるの
を「３、発明の詳細な説明」と訂正する。 １、事件の表示 平成 １年特 第３４２８０４号 ２、発明の名称 半導体装置の製造方法
場合の工程フｐ−を示す断面図、第２図は本発明を適用
して作製したＭＯＳキャパシタを用いて測定したマイノ
リティキャリアのライフタイムを示すグラフ、′第３図
は本発明をＤＲＡＭ作製工程に適用する一実施例を示す
概略図である。 １・・・・・・Ｐ型Ｓｉ半導体基板、２・・・・・・Ｐ
型Ｓｉ半導体基板、３・・・・・・損傷、４・・・・・
・素子分離膜、５・・・・・・ゲート酸化膜、６・・・
・・・ポリＳｉ膜、７・・・・・・エキシマレーザ、８
・・・・・・レーザ損傷、９・・・・・・歪場、１０・
・・・・・ポリシリコンゲート電極、１工・・・・・・
保護膜、１２・・・・・・層間絶縁膜、１３・・・・・
・Ａρ配線、１４・・・・・・Ｐ型Ｓｉ半導体基板、１
５・・・・・・素子分離膜、１６・・・・・・ｎ＋領領
域１７・・・・・・容量膜、１８・・・・・ポ！ｊｓｉ
、１９・・・・・・エキシマレーザ、２０・・・・・・
レーザ損傷、２１・・・・・・歪場、２２・・・・・・
ストレージゲート、２３・・・・・・絶縁膜、２４・・
・・・・ゲート酸化膜、２５・・・・・・ポリシリコン
ゲート電極、２６・・・・・・絶縁膜、２７−− ｎ＋
ソース領域、２８ ＝−−−−ｎ＋ドレイン領域、２９
・・・・・・絶縁層間膜、３０・・・・・・Ａｆｆｌ配
線。 代理人 弁理士 内 原 晋 Ｈ 正の対象 明の詳細な説明の欄 平成 ３年 ８月２２日 ７、補正の内容 明細書簡２頁１行目「８６図面の簡単な説明」とあるの
を「３、発明の詳細な説明」と訂正する。 １、事件の表示 平成 １年特 第３４２８０４号 ２、発明の名称 半導体装置の製造方法
Claims (2)
- （１）Ｓｉ単結晶による半導体基板の鏡面研磨された面
上に半導体回路素子を製造する過程において、前記鏡面
と反対側の半導体基板表面にエキシマレーザを照射して
損傷を与える工程と、この後、該損傷面にリンを拡散さ
せる工程とを有する半導体装置の製造方法 - （２）前記エキシマレーザの照射が照射面に転位もしく
は積層欠陥、あるいは、その両者を誘起するエネルギー
密度条件で行われかつ、前記リン拡散の条件が、レーザ
損傷面表面層にリンの過剰拡散によるＳｉ結晶格子欠陥
の増殖が認められる条件であることを特徴とする請求項
１記載の半導体装置の製造方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34280489A JPH04721A (ja) | 1989-12-29 | 1989-12-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34280489A JPH04721A (ja) | 1989-12-29 | 1989-12-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04721A true JPH04721A (ja) | 1992-01-06 |
Family
ID=18356627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34280489A Pending JPH04721A (ja) | 1989-12-29 | 1989-12-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04721A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009260012A (ja) * | 2008-04-16 | 2009-11-05 | Hitachi Industrial Equipment Systems Co Ltd | 静止誘導電器 |
| CN102719894A (zh) * | 2012-05-22 | 2012-10-10 | 江苏顺风光电科技有限公司 | 太阳能电池硅片的磷扩散工艺 |
-
1989
- 1989-12-29 JP JP34280489A patent/JPH04721A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009260012A (ja) * | 2008-04-16 | 2009-11-05 | Hitachi Industrial Equipment Systems Co Ltd | 静止誘導電器 |
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