JPH0519797B2

JPH0519797B2 -

Info

Publication number: JPH0519797B2
Application number: JP26676584A
Authority: JP
Inventors: Hachiro Yamada; Tsunesuke Takahashi
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1984-12-18
Filing date: 1984-12-18
Publication date: 1993-03-17
Also published as: JPS61144799A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は連想記憶装置すなわち記憶内容に基
づいて番地づけを行なうことのできる記憶装置に
関する。

〔従来技術とその問題点〕

この種の連想記憶装置は電子計算機の一つの構
成要素として使われる重要な装置である。連想記
憶装置の反応例は「大型プロジエクトによる超高
性能電子計算機」（通商産業省工業技術院編集、
日本産業技術振興会発行47年７月発行）のPP45
〜48に述べられている。これによると連想記憶装
置は、バツフアメモリのセクタが主記憶装置のど
のアドレスに対応するかを記憶し、論理アドレス
から物理アドレスへのアドレス変換を内容探索に
よつて高速に行なうことを可能にする。

また、日経エレクトロニクス（1980.10.27発
行）の102〜136ページには、リスト処理、画像処
理、デンタベースへの応用が記載されている。

この種の連想記憶装置に使われる連想記憶素子
については既に多くの文献にたとえば「情報処理
ハンドブツク」に掲載されている「論理記憶」
（47年５月オーム社発行、情報処理学会編集、
PP13〜96〜PP13〜99）などに紹介されている。
これによると、この種の連想記憶装置は情報を記
憶しうる各記憶素子ごとに記憶内容と探索情報と
の一致を調べる一致検出回路を設けた構成の連想
記憶素子を必要とする。従つて所望のデータの格
納位置を示すアドレスを供給することによりアク
セスされる通常の記憶装置に使われる記憶素子に
比べ、従来の連想記憶素子は構成が複雑であり、
そのビツト当りのコストが数十倍におよぶという
欠点を有していた。

この欠点を除去するため、情報を記憶する部分
に通常の記憶素子を用い、ワード単位に一致検出
回路を設けた連想記憶装置が従来考えられてい
た。しかし、この連想記憶装置の探索にはビツト
数に対応した回数の探索動作が必要である欠点を
有していた。

さらに、探索情報をアドレス入力とし、データ
情報を記憶する第１の通常の記憶素子と、データ
情報あるいは第１の通常の記憶素子の読取り出力
をアドレス入力とし探索情報を記憶する第２の通
常の記憶素子とを用いた連想記憶装置が特開昭49
−73039に開示されている。しかし、この連想記
憶装置は通常の記憶素子で構成できる利点を有し
ているが、探索情報あるいはデータ情報のビツト
数が多くなると、必要とする記憶素子数が著しく
増大し、価格上昇をもたらす欠点を有している。

〔発明の目的〕

本発明は上記従来の欠点を容易に解決し、アド
レスを供給することによりアクセスされる通常の
記憶素子で構成され、高速、大容量、低価格な連
想記憶装置を提供することにある。

また、本発明の他の目的は、探索情報の一部を
マスクしての探索動作が可能である連想記憶装置
を提供することにある。

さらに、本発明の他の目的は探索条件として一
致だけでなく、大小関係についての探索動作を可
能にした連想記憶装置を提供することにある。

〔発明の構成〕

すなわち、本発明によれば入力データの入力数
を計数する計数手段と、記憶素子が行列状に配置
された記憶手段と、登録動作時に記憶手段の全て
の行選択線を並列に駆動し、探索動作時に入力デ
ータで指定された行選択線を選択的に駆動する行
選択手段と、登録動作時に登録アドレスと計数手
段の内容で指定された記憶手段の２列の列選択線
を１列毎に順次に選択的に駆動し、探索動作時に
計数手段の内容で指定される列選択線を並列に駆
動する列選択手段と、入力データで指定される行
のみ反転する書込みデータと入力データで指定さ
れた行から反転する書込みデータとを記憶手段の
各行の書込みデータ線に順次に供給する書込みデ
ータ発生手段と、計数手段の内容で指定された記
憶手段の各２列の読取り信号を入力データが与え
られる毎に入力し、これらが与えられた探索条件
に適合するか否かを判定する探索処理手段と、こ
の出力につながるエンコード手段とを備えた連想
記憶装置が得られる。

〔実施例〕

以下図面を用いて本発明のさらに詳細な説明を
行なう。

第１図は本発明による連想記憶装置の一実施例
の説明図である。この連想記憶装置は入力データ
１０１として登録情報や探索情報を入力とし、与
えられた探索情報と探索条件とを満たす情報が格
納されている探索アドレス１６２を出力するもの
であり、入力データ１０１の入力数を計数する計
数手段となるカウンタ１７０と、記憶素子が行列
状に配置された記憶手段１１０と、これと行選択
線１２１でつながり、登録動作時に全ての行選択
線１２１を並列に駆動し、探索動作時に入力デー
タ１０１で指定された行選択線１２１を駆動する
行選択手段１２０と、記憶手段１１０と各列選択
線１３１でつながり、登録動作時に登録アドレス
１３２とカウンタ１７０の内容と一致列選択線１
３１とで指定された列選択線１３１を駆動し、探
索動作時にカウンタ１７０の内容で指定される各
ブロツク内の隣接する２列の列選択線１３１を並
列に駆動する列選択手段１３０と、記憶手段１１
０の各行の記憶素子への書込みデータを供給する
書込みデータ線１４１で記憶手段１１０とつなが
り、入力データ１０１で指定された書込みデータ
線１４１のみ反転したデータと入力データ１０１
で指定された書込み線１４１から反転するデータ
とを一致列選択信号１３３により選択的に書込み
データとして書込みデータ線１４１に供給する書
込みデータ発生手段１４０と、記憶手段１１０の
読取り信号１５１，１５１′が与えられた探索条
件を満たすか否かを判定する探索処理手段１５０
と、この出力を入力とし、その中に“１”が含ま
れていれば“１”の整合信号１６１と共に“１”
の位置を示す探索アドレス１６２とを出力するエ
ンコード手段１６０とを備えている。

この連想記憶装置の記憶構成をＮワードＭ×Ｋ
ビツトとすると、記憶手段１１０は2^M行２×Ｎ×
Ｋ列の行列状に配置された通常の記憶素子で構成
される。すなわち、記憶手段１１０の記憶構成は
2^Nワード２×Ｎ×Ｋビツトとなる。また、カウン
タ１７０のビツト数はlog₂Kビツトとなる。記憶
手段１１０は破線で区切られた2K列をブロツク
とすると、Ｎ個のブロツクで構成される。このブ
ロツクは連想記憶装置のワードに対応し、登録ア
ドレス１３２で指定される。Ｍ×Ｋビツトの探索
情報や登録情報はＭビツトの入力データ１０１毎
に分割し、Ｋ回に分けて上位から順次に入力され
る。Ｋ個の入力データ１０１として送られる登録
情報は登録アドレス１３２で指定されるブロツク
内の各２列を対にして格納される。

第２図は記憶手段１１０の記憶内容の説明図で
ある。同図は一例として、４個のＭビツトの部分
データA₀，A₁，A₂，A₃からなる登録情報Ａをア
ドレスＪの登録アドレス１３２に登録した場合の
記憶手段１１０の記憶内容を示す。記憶手段１１
０のＪブロツクの偶数列となる第０，第２，第
４，第６列には、各々部分データA₀，A₁，A₂，
A₃で指定される行のみ“１”が格納される。奇
数列となる第１，第３，第５，第７列には、各々
部分データA₀，A₁，A₂，A₃で指定される行から
“０”から“１”に反転する書込みデータが格納
される。

さらに詳細に登録動作及び探索動作について説
明する。まず、先に示した４個のＭビツトデータ
A₀，A₁，A₂，A₃からなる登録情報Ａをアドレス
Ｊに登録する登録動作について説明する。ここ
で、データA₀が登録情報Ａの上位部分であり、
データA₃が最下位部分であるとし、上位データ
A₀から順次に供給する。この次に同じ情報によ
る探索動作について説明する。両動作とも開始時
に初期設定信号１１１を供給し、探索処理手段１
５０とカウンタ１７０の初期値設定をしておく。

登録動作の場合、初期設定信号１１１を与える
と共に登録動作を示す“１”の動作モード信号１
０３とアドレスＪの登録アドレス１３２とをまず
供給する。これにより、カウンタ１７０の内容は
クリアされ、記憶手段１１０のＪブロツクの第０
列を指定する。次の登録情報Ａの上位部分である
データA₀を入力データ１０１として供給すると
共に、“０”の一致列選択信号１３２を供給する
と、書込みデータ発生手段１４０から、部分デー
タA₀で指定される行のみ“１”となる書込デー
タが書込みデータ線１４１に発生する。この書込
みデータは書込みパルス信号１０４により、記憶
手段１１０のＪブロツクの第０列に格納される。
さらに、“１”の一致列選択信号１３３と共に負
パルス信号のクロツク信号１１２と書込みパルス
信号１０４を供給すると、記憶手段１１０のＪブ
ロツク内の第１列に部分データA₀で指定される
行から“０”から“１”に反転するデータが書込
まれる。カウンタ１７０はクロツク信号１１２の
立上り時に増加するため、この書込み終了時のカ
ウンタ１７０の内容は増加し、次の部分データの
準備として第１列を指定する。

以上の動作により、登録情報Ａの部分データ
A₀の書込みがなされる。残りの部分データA₁，
A₂，A₃を入力データ１０１として供給し、上記
部分データの書込み動作を行なうことにより、登
録情報Ａの登録動作がなされる。この結果、記憶
手段１１０のＪブロツクの記憶内容は第２図に示
されるようになる。

探索動作では“０”の動作モード信号１０３を
供給する。また、初期設定信号１１１を与え、カ
ウンタ１７０と探索処理手段１５０の内容を初期
値設定しておく。次に探索情報Ａの部分データ
A₀，A₁，A₂，A₃を入力データ１０１として、順
次に負パルス信号のクロツク信号１１２と共に入
力する。これにより、カウンタ１７０の内容はク
ロツク信号１１２が入力される毎に増加し、列選
択手段１３０は記憶手段１１０の全てのブロツク
内の第０列と第１列、第２列と第３列、第４列と
第５列、第６列と第７列の列選択線１３１を対に
して順次に駆動する。従つて、記憶手段１１０の
各ブロツクの読取り信号１５１，１５１′はカウ
ンタ１７０で指定された列の内容となる。また、
同時に行選択手段１２０はクロツク信号１１２に
同期して、部分データA₀，A₁，A₂，A₃で指定さ
れる行選択線１２１を順次に選択的に駆動する。
この行選択線１２１と駆動された列選択線１３１
につながる記憶手段１１０の内容はブロツク毎に
クロツク信号１１２に同期して偶数列と奇数列の
読取り信号１５１，１５１′として出力され、探
索処理手段１５０に供給される。探索情報の部分
データと記憶手段１１０に格納されている情報の
部分データとの関係が一致、あるいは前者が大き
い、前者が小さい場合には、偶数列と奇数列の読
取り信号１５１，１５１′はそれぞれ（１，１），
（０，１），（０，０）となる。この例では、記憶
手段１１０には第２図に示すような情報が格納さ
れているので、探索情報の部分データA₀，A₁，
A₂，A₃に対するＪブロツク内の偶数列と奇数列
の読取り信号１５１，１５１′は共に（１，１）
となる。

記憶手段１１０の各２列からの各２ビツトの読
取り信号１５１，１５１′は探索処理手段１５０
に供給される。また、各探索条件処理手段１５０
には大，小、一致の探索条件を示す３ビツトの探
索条件データ１０２が供給されている。各探索処
理手段１５０に入力されている各２ビツトの読取
り信号１５１，１５１′が探索条件データ１０２
による探索条件を満たす場合のみ、その探索処理
手段１５０は“１”の探索結果信号１５２を発生
し、エンコード手段１６０に供給する。

第３図は探索条件が満たされたことを意味する
“１”の探索結果信号１５２を発生する探索条件
と２ビツトの読取り信号１５１，１５１′との対
応を示す。第３図に示すように、小の探索条件は
（０，０）の読取り信号１５１，１５１′の場合に
満たされ、小または一致の探索条件は（０，０）
あるいは（１，１）の読取り信号１５１，１５
１′の場合に満たされるエンコード手段１６０は探索結果信号１５２を
入力とし、その中に“１”の探索結果信号１５２
が含まれていれば、整合信号１６１と共に“１”
の探索結果信号１５２の位置を示す探索アドレス
１６２を外部機器に出力する。整合信号１６１は
探索情報と探索条件を満たす情報が記憶手段１１
０に格納されていることを示し、そのアドレスす
なわち列は探索アドレス１６２で示される。

次に、探索情報ＡがＫ個のＭビツトの部分デー
タA₀，A₁，…，A_i，…，A_k-1（A₀が上位）に分
割されて入力データ１０１として供給されるとす
る。各部分データA_iに対する記憶手段１１０読取
り信号１５１，１５１′は、記憶手段１１０の隣
接する２列に書込みデータ発生手段１４０により
コード化されて格納された登録情報の部分データ
と探索情報Ａの部分データA_iとの比較結果を示
す。偶数列の各読取り信号１５１は＝（一致）結
果、奇数列の読取り信号１５１′は（大または
一致）結果を示す。各部分データA_iに対する偶数
列と奇数列の読取り信号１５１，１５１′を各々
E_i，Li（ｉ＝_0〜k-1）とすると、探索情報Ａと記憶
手段１１０の各２列に格納された登録情報との比
較結果、すなわち前者と後者の一致を示す一致結
果Ｅ、前者が後者より大きいことを示す大結果
Ｌ、前者が後者より小さいことを示す小結果Ｓは
各々(1)，(2)，(3)式で表わされる。

Ｅ＝E₀・E₁・…・E_i・…・E_k-1 ……(1) Ｌ＝L₀・₀＋L₁・₁・E₀＋…＋L_i・_i・
E₀・E₁・ …・E_i-2＋…＋L_k-1・_k-1・E₀・E₁・…・E_K-2
……(2) Ｓ＝₀・₁・E₀＋…＋_i・E₀・E₁・…・E_i-2
＋… ＋_k-1・E₀・E₁・…・E_k-2 ……(3) 探索処理手段１５０は各部分データに対する読
取り信号１５１，１５１′をクロツク信号１１２
に同期して取込み、(1)，(2)，(3)式の論理演算を行
なつている。また、探索条件を示す探索条件デー
タ１０２として与えられる一致条件信号E_c，大条
件信号L_c，小条件信号S_cとにより、探索条件が満
たされたか否かを示す探索結果Ｒを(4)式で求めて
いる。

Ｒ＝Ｅ・E_c＋Ｌ・L_c＋Ｓ・S_c ……(4) この探索結果Ｒは探索結果信号１５２として出
力される。

探索結果信号１５２はエンコード手段１６０に
供給される。エンコード手段１６０は“１”の探
索結果信号１５２が入力されていることを示す整
合信号１６１とそのビツト位置を探索アドレス１
６２として出力する。整合信号１６１はこの連想
記憶装置内に探索情報と探索条件とを満たす情報
が登録されていることを示し、探索アドレス１６
２はその格納アドレスを示す。

なお、探索情報と探索条件を満たす複数の情報
が登録されている場合の多重整合時には、複数の
探索処理手段１５０から“１”の探索結果信号１
５２が発生する。この場合、探索アドレス１６２
を入力とし、それで指定される探索処理手段１５
０にリセツト信号を供給するデコーダを設けるこ
とで、探索条件を満たす複数の探索アドレス１６
２を求めることができる。

また、マスクしようとする探索情報の部分デー
タが入力される時に、探索処理手段１５０へのク
ロツク信号１１２を禁止することにより、入力デ
ータ１０１毎のマスク処理が可能である。すなわ
ち、クロツク信号１１２をマスクすることによ
り、マスクされた時期に入力された探索情報の部
分データA_iに関する(1)，(2)，(3)式の論理演算、す
なわちE_i及び(2)式のL_i・_i・E₀・E₁・…・E_i-2と
(3)式の_i・E₀・E₁・…・E_i-2が取除かれ、マスク
処理がなされる。このマスク処理を行なうには、
探索処理手段１５０へのクロツク信号１１２の供
給を制御するオアゲートを設け、このオアゲート
を介して探索処理手段１５０にクロツク信号１１
２を供給すればよい。

以上説明したように、本発明による連想記憶装
置は安価な通常の記憶素子を設けて構成できる。
また、ＮワードＭ×Ｋビツトの連想記憶装置の探
索動作をＫ回の記憶手段１１０のアクセスで行な
え、高速な探索処理が可能である。さらに、多重
整合処理やマスク処理も可能である。また、一致
条件による探索だけでなく、大小関係による探索
も可能である。

第４図は第１図の連想記憶装置に用いられた行
選択手段１２０の一実施例の説明図である。この
行選択手段１２１は登録情報や探索情報となる入
力データ１０１を入力とするデコーダ４１０と、
その各出力と動作モード信号１０３との論理和を
行ない記憶手段１１０の行選択線１２１を駆動る
オアゲート４２０とからなる。

登録動作を示す“１”の動作モード信号１０３
が供給されている場合のオアゲート４２０の各出
力は全て“１”になり、全ての行選択線１２１が
駆動される。しかし、探索動作を示す“０”の動
作モード信号１０３が供給された場合には、探索
情報となる入力データ１０１で指定される行選択
線１２１のみ駆動される。これにより、登録動作
時には記憶手段１１０の全ての行が駆動され、探
索動作時には探索情報で指定される行のみ駆動さ
れる。

第５図は第１図の連想記憶装置に用いられた列
選択手段１３０の一実施例の説明図である。この
列選択手段は登録アドレス１３２を入力とするブ
ロツクデコーダ５１０と、カウンタ１７０の出力
１７５を入力とする列デコーダ５２０と、動作モ
ード信号１０３を反転させるインバータ５３０
と、この出力とブロツクデコーダ５１０の出力と
を入力とするオアゲート５４０と、一致列選択信
号１３３を反転させるインバータ５５０と、オア
ゲート５６０，５７０と、オアゲート５４０の出
力と列デコーダ５２０の出力とオアゲート５６０
あるいは５７０の出力とを入力とし、記憶手段１
１０の列選択線１３１を駆動するアンドゲート５
８０とからなる。破線で囲まれたアンドゲート５
８０の各出力は記憶手段１１０のブロツク内の列
選択線につながる。破線で囲まれた各アンドゲー
ト５８０の第１の入力にはブロツクデコーダ５１
０の各出力がつながり、第２の入力には列デコー
ダ５２０の各出力がつながる。また、第３の入力
には第３オアゲート５６０あるいは５７０の出力
がつながる。オアゲート５６０，５７０はそれぞ
れ記憶手段１１０の偶数列と奇数列の列選択線１
３１の選択に用いられる。

探索動作時には“０”の動作モード信号１０３
が供給されるため、オアゲート５４０，５６０，
５７０の各出力は“１”となり、記憶手段１１０
の各ブロツク内の列デコーダ５２０で指定された
２列の列選択線１３１が並列に駆動される。

登録動作時には“１”の動作モード信号１０３
が供給されるため、ブロツクデコーダ５１０、列
デコーダ５２０、オアゲート５６０あるいは５７
０により、登録アドレス１３２とカウンタ１７０
の出力１７５と一致列選択信号１３３とで指定さ
れる１本の列選択線１３１が選択的に駆動され
る。

第６図は第１図の連想記憶装置に用いられた書
込みデータ発生手段１４０の一実施例の説明図で
ある。この書込みデータ発生手段は登録情報とな
る入力データ１０１を入力とするデコーダ６１０
と、アンドゲート６２０と、オアゲート６３０と
から構成される。登録情報がＡとすると、書込み
データ線１４１には第２図に示した記憶手段１１
０の内容に対応する書込みデータが供給される。
“０”あるいは“１”の一致列選択信号１３３に
より、第２図の第１列あるいは第２列に対応する
書込みデータが発生する。すなわち、“０”の一
致列選択信号１３３の供給時には、各アンドゲー
ト６２０の出力は“０”になり、登録情報で指定
される書込みデータ線１４１のみ“１”となる書
込みデータが発生する。“１”の一致列選択信号
１３３の供給時には、デコーダ６１０の出力はア
ンドゲート６２０とオアゲート６３０を介して下
位の書込みデータ線１４１にも供給され、登録情
報の値以上で指定される書込みデータ線１４１に
“１”の書込みデータを発生させる。

第７図は第１図の連想記憶装置に用いられる探
索処理手段１５０の一実施例の説明図である。こ
の探索処理手段は第１，第２，第３のレジスタ７
１０，７２０，７３０と、アンドゲート１０４
０，１０４１，１０４２，１０４３，１０４４，
１０４５と、オアゲート１０５０，１０５１，１
０５２，１０５３と、インバータ１０６０，１０
６１とから構成される。

この探索処理手段は前記(1)，(2)，(3)式に比較処
理の中間結果 E′_i＝E₀・E₁・…・E_i（ｉ＝０〜ｋ−１） ……(5) L′_i＝L_i・_i・E′_i-1 （ｉ＝０〜ｋ−１，E′_-1＝
１） ……(6) S′_i＝_i・E′_i-1 （ｉ＝０〜ｋ−１，E′_-1＝１）
……(7) を導入し、(1)，(2)，(3)式を各々以下の(8)，(9)，(10
)
式で求めている。

Ｅ＝E′_k-1 ……(8) Ｌ＝_k-1 〓L′_i ⁱ⁼⁰ ……(9) Ｓ＝_k-1 〓S′_i ⁱ⁼⁰ ……(10) まず、探索情報の部分データA_iが入力される前
に、初期設定信号１１１が印加され、第１のレジ
スタ７１０はセツト、第２、第３のレジスタ７２
０，７３０はリセツトされる。そして、部分デー
タA_iが入力される毎に読取り信号１５１，１５
１′を入力し、クロツク信号１１２に同期して第
１のレジスタ７１０とアンドゲート７４０は(5)式
の論理演算を実行する。全ての部分データA_iの入
力が終了すると、(8)式の一致結果Ｅが第１のレジ
スタ７１０に格納される。同様に第２のレジスタ
７２０とオアゲート７５０とアンドゲート７４１
とインバータ７６０及び第１のレジスタ７１０は
(6)，(9)式の論理演算を実行し、第３のレジスタ７
３０とオアゲート７５１とアンドゲート７４２と
インバータ７６１及び第１のレジスタ７１０は
(7)，(10)式の論理演算を実行する。従つて、全ての
部分データA_iの入力が終了したときに第２のレジ
スタ７２０に大結果し、第３のレジスタ７３０に
小結果Ｓが格納される。

これらの第１，第２，第３のレジスタ７１０，
７２０，７３０に格納された一致関係Ｅ、大関係
Ｌ、小関係Ｓは探索条件データ１０２となる一致
条件信号７１２、大関係信号７１３、小関係信号
７１１とで(4)式に基づく論理演算がアンドゲート
７４３，７４４，７４５とオアゲート７５２で行
なわれる。この探索結果Ｒはオアゲート７５２か
ら探索結果信号１５２として出力される。この信
号１５２は探索条件が満たされた場合に“１”と
なる。

〔発明の効果〕

以上説明したように本発明による連想記憶装置
は、所望のデータの格納位置を示すアドレスを供
給することによりアクセスされる安価な通常の記
憶素子を用いて構成できる。ＮワードＭ×Ｋビツ
トの連想記憶装置は2^MワードＮ×Ｋビツトの通常
の記憶素子で構成できる。従つて、１メガビツト
の半導体技術を用いれば、一例としてブロツク内
の列数を８、入力データ１０１のビツト数を６と
すると、１キロワード48ビツト構成の48キロビツ
トの連想記憶装置を１チツプで実現できる。一般
に市販されている半導体連想メモリ、例えばシグ
ネテイツクス（Signetics）社の連想メモリ
IC8220は４ワード２ビツトであるのに比較し、
本発明による連想記憶装置は極めて大容量である
といえる。

また、この連想記憶装置の探索動作や登録動作
は１回ないし数回の通常の記憶素子のアクセスで
終了でき、従来のワードシリアル・ビツトパラレ
ルあるいはワードパラレル・ビツトシリアルの連
想記憶装置に比べ高速である。

さらに、探索情報の一部をマスクしての探索動
作や複数のアドレスで整合した場合の多重整合処
理も可能である。また、探索条件として一致条件
だけでなく、大小関係についての探索も可能であ
る。

すなわち、本発明によれば高速、大容量、低価
格、高機能な連想記憶装置を実現できる。このよ
うな連想記憶装置が情報処理システムの記憶装置
に利用されると、データベース、パタン認識、人
工知能などにおける連想処理や比較演算処理を高
速に実行する情報処理システムを実現できる。

なお、以上の説明において記憶手段１１０の偶
数列に登録情報で指定される行のみ“１”を格納
させ、奇数列に登録情報の値以上で指定される行
に“１”を格納させていた。これは、格納方法の
一例であり、奇数列に登録情報の値以下や未満で
指定される行に“１”や“０”を格納させること
も可能であり、記憶手段１１０への書込みデータ
の格納方法はそれらを組合せた種々の方法を選択
できる。したがつて、書込みデータ発生手段１４
０と探索処理手段１５０は、記憶手段１１０への
書込みデータの格納方法に伴い容易に変形でき
る。

また、登録アドレス１３２と探索アドレス１６
２とを共通にし、入出力端子数を削減することも
可能である。

したつて、以上の説明は本発明の特許請求の範
囲を限定するものではない。

【図面の簡単な説明】

第１図は、本発明による連想記憶装置の一実施
例の説明図、第２図は記憶手段の記憶内容の説明
図、第３図は探索条件と読取り信号との関係を示
す説明図、第４図は第１図の行選択手段の一実施
例の説明図、第５図は第１図の列選択手段の一実
施例の説明図、第６図は第１図の書込みデータ発
生手段の一実施例の説明図、第７図は第１図の探
索処理手段の一実施例の説明図である。１１０……記憶手段、１２０……行選択手段、
１３０……列選択手段、１４０……書込みデータ
発生手段、１５０……探索処理手段、１６０……
エンコード手段、１７０……カウンタ、４１０，
６１０……デコーダ、４２０，５４０，５６０，
５７０，６３０，７５０，７５１，７５２……オ
アゲート、５１０……ブロツクデコーダ、５２０
……列デコーダ、５３０，５５０，７６０，７６
１……インバータ、５８０，６２０，７４０，７
４１，７４２，７４３，７４４，７４５……アン
ドゲート、７１０……第１のレジスタ、７２０…
…第２のレジスタ、７３０……第３のレジスタ。

Claims

【特許請求の範囲】

１入力データの入力数を計数する計数手段と、
記憶素子が行列状に配置された記憶手段と、登録
動作時に記憶手段の全ての行選択線を並列に駆動
し、探索動作時に入力データで指定された行選択
線を選択的に駆動する行選択手段と、登録動作時
に登録アドレスと計数手段の内容で指定された記
憶手段の２列の列選択線を１列毎に順次に選択的
に駆動し、探索動作時に計数手段の内容で指定さ
れる列選択線を並列に駆動する列選択手段と、入
力データで指定される行のみ反転する書込みデー
タと入力データで指定された行から反転する書込
みデータとを記憶手段の各行の書込みデータ線に
順次に供給する書込みデータ発生手段と、計数手
段の内容で指定された記憶手段の各２列の読取り
信号を入力データが与えられる毎に入力し、これ
らが与えられた探索条件に適合するか否かを判定
する探索処理手段と、この出力につながるエンコ
ード手段とを備えたことを特徴とする連想記憶装
置。