JPH0472319B2 - - Google Patents
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- Publication number
- JPH0472319B2 JPH0472319B2 JP62038934A JP3893487A JPH0472319B2 JP H0472319 B2 JPH0472319 B2 JP H0472319B2 JP 62038934 A JP62038934 A JP 62038934A JP 3893487 A JP3893487 A JP 3893487A JP H0472319 B2 JPH0472319 B2 JP H0472319B2
- Authority
- JP
- Japan
- Prior art keywords
- word line
- enable
- circuit
- memory
- row
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〔概要〕
本発明はメモリ回路であつてイネーブル／デイ
スエーブル信号をワード線と同一時間遅延してプ
リチヤージ信号と論理演算することにより、アク
セス終了後プリチヤージを開始させ誤動作を防止
する。
スエーブル信号をワード線と同一時間遅延してプ
リチヤージ信号と論理演算することにより、アク
セス終了後プリチヤージを開始させ誤動作を防止
する。
本発明はメモリ回路に関し、ビツト線をプリチ
ヤージした後データの読み出し及び書き込みを行
なうメモリ回路に関する。
ヤージした後データの読み出し及び書き込みを行
なうメモリ回路に関する。
従来からコンプリメンタリーMOS構造のメモ
リセルで構成されたメモリ回路がある。
リセルで構成されたメモリ回路がある。
このようなメモリ回路においてはビツト線のプ
リチヤージ後、データの読み出し又は書き込みの
アクセスが行なわれる。
リチヤージ後、データの読み出し又は書き込みの
アクセスが行なわれる。
第３図は従来のメモリ回路の一例の回路図を示
す。同図中、１０1〜１０oはコンプリメンタリー
MOS構造の１行分のメモリセルであり、これら
のメモリセル１０1〜１０o等がマトリクス配列さ
れている。
す。同図中、１０1〜１０oはコンプリメンタリー
MOS構造の１行分のメモリセルであり、これら
のメモリセル１０1〜１０o等がマトリクス配列さ
れている。
メモリセル１０1は負荷トランジスタとしての
オン抵抗の大なるＰチヤンネルFET（電界効果ト
ランジスタ）Q1，Q2と、これらのFETQ1，Q2
夫々とでインバータを構成する情報保持トランジ
スタとしてのＮチヤンネルFETQ3，Q4と、アク
セス時に導通する行選択トランジスタとしてのＮ
チヤンネルFETQ5，Q6より構成されている。
FETQ5，Q6夫々のゲートは端子１１に接続され
たワード線１２に接続されており、FETQ5，Q6
が導通したときにビツト線１３a1，１３b1と
FETQ3，Q4夫々の間を接続する。
オン抵抗の大なるＰチヤンネルFET（電界効果ト
ランジスタ）Q1，Q2と、これらのFETQ1，Q2
夫々とでインバータを構成する情報保持トランジ
スタとしてのＮチヤンネルFETQ3，Q4と、アク
セス時に導通する行選択トランジスタとしてのＮ
チヤンネルFETQ5，Q6より構成されている。
FETQ5，Q6夫々のゲートは端子１１に接続され
たワード線１２に接続されており、FETQ5，Q6
が導通したときにビツト線１３a1，１３b1と
FETQ3，Q4夫々の間を接続する。
ビツト線１３a1，１３b1はＰチヤンネル
FETQa1，Qb1を介して電源端子Vccに接続され
ている。FETQa1，Qb1夫々のゲートは端子１６
に接続されている。
FETQa1，Qb1を介して電源端子Vccに接続され
ている。FETQa1，Qb1夫々のゲートは端子１６
に接続されている。
端子１６に入来するプリチヤージ信号PCがＬ
レベルのプリチヤージ期間にFETQa1，Qb1が導
通してデータ線１３a1，１３b1のプリチヤージが
行なわれ、この後端子１１に入来するイネーブ
ル／デイスエーブル信号EN／DSがＨレベルのア
クセス期間にFETQ5，Q6が導通してメモリセル
１０1の読み出し又は書き込みのアクセスが行な
われる。
レベルのプリチヤージ期間にFETQa1，Qb1が導
通してデータ線１３a1，１３b1のプリチヤージが
行なわれ、この後端子１１に入来するイネーブ
ル／デイスエーブル信号EN／DSがＨレベルのア
クセス期間にFETQ5，Q6が導通してメモリセル
１０1の読み出し又は書き込みのアクセスが行な
われる。
上記従来の回路において、ビツト線１３a1，１
３b1等のプリチヤージ期間とワード線１２のアク
セス期間とは完全に分離されていなければならな
い。
３b1等のプリチヤージ期間とワード線１２のアク
セス期間とは完全に分離されていなければならな
い。
しかし、ワード線１２に接続されたメモリセル
１０1〜１０o夫々のFETQ5，Q6のゲート容量の
ために、端子１１より離れた列のメモリセル１０
ｏ等のFETQ5，Q6の導通タイミングが遅れる。こ
のため、端子１１より離れた列のメモリセル１０
ｏではプリチヤージ期間の一部がアクセス期間と
重なつてしまい、誤動作のおそれがあるという問
題点があつた。
１０1〜１０o夫々のFETQ5，Q6のゲート容量の
ために、端子１１より離れた列のメモリセル１０
ｏ等のFETQ5，Q6の導通タイミングが遅れる。こ
のため、端子１１より離れた列のメモリセル１０
ｏではプリチヤージ期間の一部がアクセス期間と
重なつてしまい、誤動作のおそれがあるという問
題点があつた。
本発明は上記の点に鑑みてなされたものであ
り、誤動作のおそれのないメモリ回路を提供する
ことを目的とする。
り、誤動作のおそれのないメモリ回路を提供する
ことを目的とする。
本発明のメモリ回路は、行選択トランジスタ
Q5，Q6と構造が同一のトランジスタQc1，Qd1〜
Qco，Qdoを単一のワード線１２の行選択トラン
ジスタQ5，Q6と同数接続されており、イネーブ
ル／デイスエーブル信号をワード線１２と同一時
間だけ遅延する検出線２１と、 プリチヤージ信号と検出線２１より供給される
イネーブル／デイスエーブル信号とを論理演算し
て、任意の行のアクセス終了後各列のビツト線１
３a1，１３b1〜１３ao，１３boのプリチヤージの
開始を指示する論理回路２０とを有する。
Q5，Q6と構造が同一のトランジスタQc1，Qd1〜
Qco，Qdoを単一のワード線１２の行選択トラン
ジスタQ5，Q6と同数接続されており、イネーブ
ル／デイスエーブル信号をワード線１２と同一時
間だけ遅延する検出線２１と、 プリチヤージ信号と検出線２１より供給される
イネーブル／デイスエーブル信号とを論理演算し
て、任意の行のアクセス終了後各列のビツト線１
３a1，１３b1〜１３ao，１３boのプリチヤージの
開始を指示する論理回路２０とを有する。
本発明においては、検出線２１に接続されたト
ランジスタQc1，Qd1〜Qco，Qdoの構造がワード
線１２に接続された各メモリセル１０1〜１０oの
行選択トランジスタQ5，Q6と同一であるので、
検出線２１より出力されるイネーブル／デイスエ
ーブル信号はワード線１２と同一時間だけ遅延さ
れている。
ランジスタQc1，Qd1〜Qco，Qdoの構造がワード
線１２に接続された各メモリセル１０1〜１０oの
行選択トランジスタQ5，Q6と同一であるので、
検出線２１より出力されるイネーブル／デイスエ
ーブル信号はワード線１２と同一時間だけ遅延さ
れている。
このため、論理回路２０におけるイネーブル／
デイスエーブル信号のイネーブル指示の終了はワ
ード線１２に接続された全メモリセル１０1〜１
０oのアクセス終了を示しており、論理回路２０
は上記アクセス終了後プリチヤージの開始を指示
するプリチヤージ指示信号を生成し、これによつ
てアクセス期間とプリチヤージ期間の一部とが重
なることが防止される。
デイスエーブル信号のイネーブル指示の終了はワ
ード線１２に接続された全メモリセル１０1〜１
０oのアクセス終了を示しており、論理回路２０
は上記アクセス終了後プリチヤージの開始を指示
するプリチヤージ指示信号を生成し、これによつ
てアクセス期間とプリチヤージ期間の一部とが重
なることが防止される。
第１図は本発明のメモリ回路の一実施例の回路
図を示す。同図中、第３図と同一部分には同一符
号を付し、その説明を省略する。
図を示す。同図中、第３図と同一部分には同一符
号を付し、その説明を省略する。
第１図において、メモリセル１０1〜１０oはメ
モリセルマトリクスの１行を構成している。各メ
モリセル１０1〜１０oは同一構成であり、夫々
FETQ1〜Q6で構成されている。
モリセルマトリクスの１行を構成している。各メ
モリセル１０1〜１０oは同一構成であり、夫々
FETQ1〜Q6で構成されている。
メモリセル１０1〜１０oが構成する１行のワー
ド線１２は端子１１より第２図Ａに示す如きイネ
ーブル／デイスエーブル信号EN／DSが供給され
ており、イネーブル／デイスエーブル信号EN／
DSがＨレベルとなつたときメモリセル１０1〜１
０o夫々FETQ5，Q6が導通して、これらのメモリ
セル１０1〜１０o夫々のアクセスが行なわれる。
ド線１２は端子１１より第２図Ａに示す如きイネ
ーブル／デイスエーブル信号EN／DSが供給され
ており、イネーブル／デイスエーブル信号EN／
DSがＨレベルとなつたときメモリセル１０1〜１
０o夫々FETQ5，Q6が導通して、これらのメモリ
セル１０1〜１０o夫々のアクセスが行なわれる。
メモリセル１０1のアクセスはビツト線１３a1，
１３b1によつて行なわれ、同様にしてメモリセル
１０oのアクセスはビツト線１３ao，１３boによ
つて行なわれる。上記のビツト線１３a1，１３b1
〜１３ao，１３bo夫々はFETQa1，Qb1〜Qao，
Qbo夫々を介して電源端子Vccに接続されており、
これらのFETQa1，Qb1〜Qao，Qbo夫々のゲート
はオア回路２０の出力端子に接続されて、オア回
路２０の出力信号がＬレベルのときFETQa1，
Qb1〜Qao，Qbo夫々が導通してビツト線１３a1，
１３b1〜１３ao，１３bo夫々がプリチヤージされ
る。
１３b1によつて行なわれ、同様にしてメモリセル
１０oのアクセスはビツト線１３ao，１３boによ
つて行なわれる。上記のビツト線１３a1，１３b1
〜１３ao，１３bo夫々はFETQa1，Qb1〜Qao，
Qbo夫々を介して電源端子Vccに接続されており、
これらのFETQa1，Qb1〜Qao，Qbo夫々のゲート
はオア回路２０の出力端子に接続されて、オア回
路２０の出力信号がＬレベルのときFETQa1，
Qb1〜Qao，Qbo夫々が導通してビツト線１３a1，
１３b1〜１３ao，１３bo夫々がプリチヤージされ
る。
端子１６には第２図Ｂに示すプリチヤージ信号
PCが入来し、オア回路２０の一方の入力端子に
供給される。また、端子１１より入来するイネー
ブル／デイスエーブル信号EN／DSは検出線２１
を介してオア回路２０の他方の入力端子に供給さ
れる。
PCが入来し、オア回路２０の一方の入力端子に
供給される。また、端子１１より入来するイネー
ブル／デイスエーブル信号EN／DSは検出線２１
を介してオア回路２０の他方の入力端子に供給さ
れる。
検出線２１には１行のメモリセル１０1〜１０o
夫々の行選択トランジスタであるFETQ5，Q6
夫々に対応したＮヤンネルFETQc1，Qd1〜Qco，
Qdo夫々のゲートが接続されている。FETQc1，
Qd1夫々はメモリセル１０1のFETQ5，Q6夫々と
同一構造で、ゲート面積（デイメンジヨン）は同
一とされている。同様に他のFETQco，Qdo夫々
もメモリセル１０oのFETQ5，Q6夫々と同一構造
でゲート面積は同一されている。またFETQc1，
Qd1〜Qco，Qdo夫々はソース及びドレインが接
地されており、その数はワード線１２に接続され
た全メモリセル１０1〜１０o夫々の行選択トラン
ジスタQ5，Q6の数と同一である。
夫々の行選択トランジスタであるFETQ5，Q6
夫々に対応したＮヤンネルFETQc1，Qd1〜Qco，
Qdo夫々のゲートが接続されている。FETQc1，
Qd1夫々はメモリセル１０1のFETQ5，Q6夫々と
同一構造で、ゲート面積（デイメンジヨン）は同
一とされている。同様に他のFETQco，Qdo夫々
もメモリセル１０oのFETQ5，Q6夫々と同一構造
でゲート面積は同一されている。またFETQc1，
Qd1〜Qco，Qdo夫々はソース及びドレインが接
地されており、その数はワード線１２に接続され
た全メモリセル１０1〜１０o夫々の行選択トラン
ジスタQ5，Q6の数と同一である。
これによつてオア回路２０の他方の入力端子に
はメモリセル１０oにワード線１２を介して供給
されるイネーブル／デイスエーブル信号EN／DS
の遅延時間と同一の時間（τ）だけ遅延された第
２図Ｃに示す如きイネーブル／デイスエーブル信
号EN／DS即ちイネーブル期間終了検出信号が供
給される。
はメモリセル１０oにワード線１２を介して供給
されるイネーブル／デイスエーブル信号EN／DS
の遅延時間と同一の時間（τ）だけ遅延された第
２図Ｃに示す如きイネーブル／デイスエーブル信
号EN／DS即ちイネーブル期間終了検出信号が供
給される。
オア回路２０はプリチヤージ信号PCと遅延さ
れたイネーブル／デイスエーブル信号EN／DS
（イネーブル期間終了検出信号）との論理割（負
論理の論理積）をとつて、第２図Ｄに示す如き新
たなプリチヤージ指示信号を生成しFETQa1，
Qb1〜Qao，Qbo夫々に供給する。このプリチヤ
ージ指示信号はイネーブル期間終了検出信号がＬ
レベルとなつた後立下がつてプリチヤージ期間の
開始を指示するため、メモリセル１０1は勿論メ
モリセル１０oにおいてもアクセス期間にプリチ
ヤージ期間の一部が重なることが完全に防止さ
れ、誤動作が防止される。
れたイネーブル／デイスエーブル信号EN／DS
（イネーブル期間終了検出信号）との論理割（負
論理の論理積）をとつて、第２図Ｄに示す如き新
たなプリチヤージ指示信号を生成しFETQa1，
Qb1〜Qao，Qbo夫々に供給する。このプリチヤ
ージ指示信号はイネーブル期間終了検出信号がＬ
レベルとなつた後立下がつてプリチヤージ期間の
開始を指示するため、メモリセル１０1は勿論メ
モリセル１０oにおいてもアクセス期間にプリチ
ヤージ期間の一部が重なることが完全に防止さ
れ、誤動作が防止される。
また、上記実施例ではメモリセル１０1〜１０o
夫々のFETQ5，Q6夫々に対応してFETQc1，Qd1
〜Qco，Qdoが設けられているため、製造時のバ
ラツキによりメモリセル１０1〜１０o夫々の
FETQ5，Q6のゲート面積が増減しても、
FETQc1，Qd1〜Qco，Qdo夫々のゲート面積も同
じように増減するため、メモリセル１０1〜１０o
夫々のFETQ5，Q6による遅延時間とFETQc1，
Qd1〜Qco，Qdoによる遅延時間（τ）とが常に
同一となり、製造時のバラツキの影響を受けな
い。
夫々のFETQ5，Q6夫々に対応してFETQc1，Qd1
〜Qco，Qdoが設けられているため、製造時のバ
ラツキによりメモリセル１０1〜１０o夫々の
FETQ5，Q6のゲート面積が増減しても、
FETQc1，Qd1〜Qco，Qdo夫々のゲート面積も同
じように増減するため、メモリセル１０1〜１０o
夫々のFETQ5，Q6による遅延時間とFETQc1，
Qd1〜Qco，Qdoによる遅延時間（τ）とが常に
同一となり、製造時のバラツキの影響を受けな
い。
上述の如く、本発明のメモリ回路によれば、ア
クセス期間が完全に終了した後プリチヤージ期間
が開始され、誤動作が防止される。
クセス期間が完全に終了した後プリチヤージ期間
が開始され、誤動作が防止される。
第１図は本発明のメモリ回路の一実施例の回路
図、第２図は第１図示の回路各部の信号タイミン
グチヤート、第３図は従来のメモリ回路の一例の
回路図である。 図中において、１０1〜１０oはメモリセル、１
２はワード線、１３a1，１３b1〜１３ao，１３bo
はビツト線、２０は論理回路（オア回路）、２１
は検出線、Q5，Q6は行選択トンジスタ（FET）、
Qc1，Qd1〜Qco，QdoはFETである。
図、第２図は第１図示の回路各部の信号タイミン
グチヤート、第３図は従来のメモリ回路の一例の
回路図である。 図中において、１０1〜１０oはメモリセル、１
２はワード線、１３a1，１３b1〜１３ao，１３bo
はビツト線、２０は論理回路（オア回路）、２１
は検出線、Q5，Q6は行選択トンジスタ（FET）、
Qc1，Qd1〜Qco，QdoはFETである。
Claims (1)
- 【特許請求の範囲】 １ マトリクス配列されたメモリセル１０1〜１
０oの各列のビツト線１３a1，１３b1〜１３ao，
１３boをプリチヤージ信号の指示によりプリチヤ
ージした後、任意の行のワード線１２に供給する
イネーブル／デイスエーブル信号の指示により該
ワード線１２に接続された各メモリセル１０1〜
１０oの行選択トランジスタQ5，Q6を導通させて
該任意の行のアクセスを行なうメモリ回路におい
て、 該行選択トランジスタQ5，Q6と構造が同一の
トランジスタQc1，Qd1〜Qco，Qdoを単一のワー
ド線１２の行選択トランジスタQ5，Q6と同数接
続されており、該イネーブル／デイスエーブル信
号をワード線１２と同一時間だけ遅延する検出線
２１と、 該プリチヤージ信号と該検出線２１より供給さ
れるイネーブル／デイスエーブル信号とを論理演
算して、該任意の行のアクセス終了後各列のビツ
ト線１３a1，１３b1〜１３ao，１３boのプリチヤ
ージの開始を指示する論理回路２０とを有するこ
とを特徴とするメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62038934A JPS63205891A (ja) | 1987-02-20 | 1987-02-20 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62038934A JPS63205891A (ja) | 1987-02-20 | 1987-02-20 | メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63205891A JPS63205891A (ja) | 1988-08-25 |
| JPH0472319B2 true JPH0472319B2 (ja) | 1992-11-17 |
Family
ID=12539054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62038934A Granted JPS63205891A (ja) | 1987-02-20 | 1987-02-20 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63205891A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0229997A (ja) * | 1988-07-18 | 1990-01-31 | Sanyo Electric Co Ltd | 半導体メモリ及びそれを設けた１チップマイクロコンピュータ |
-
1987
- 1987-02-20 JP JP62038934A patent/JPS63205891A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63205891A (ja) | 1988-08-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |