JPH0472409B2 - - Google Patents
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- Publication number
- JPH0472409B2 JPH0472409B2 JP61126496A JP12649686A JPH0472409B2 JP H0472409 B2 JPH0472409 B2 JP H0472409B2 JP 61126496 A JP61126496 A JP 61126496A JP 12649686 A JP12649686 A JP 12649686A JP H0472409 B2 JPH0472409 B2 JP H0472409B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- collector
- capacitive load
- base
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Electronic Switches (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、定常消費電流の少ない回路で速い
立ち下がり速度を達成する容量性負荷のドライブ
回路に関するものである。
立ち下がり速度を達成する容量性負荷のドライブ
回路に関するものである。
第２図はTTL回路においてトーテムポール形
式の出力回路で容量性負荷をドライブする従来の
回路を示す図である。この図において、TINは入
力端子、TOUTは出力端子、N1〜N4はNPNトラン
ジスタ、COLはその容量がCLである容量性負荷、
Ｂはその電圧がVCCである電源、IOは定電流Ｉを
供給する定電流回路である。
式の出力回路で容量性負荷をドライブする従来の
回路を示す図である。この図において、TINは入
力端子、TOUTは出力端子、N1〜N4はNPNトラン
ジスタ、COLはその容量がCLである容量性負荷、
Ｂはその電圧がVCCである電源、IOは定電流Ｉを
供給する定電流回路である。
この回路において、入力端子TINが低レベルか
ら高レベルに移行した時、NPNトランジスタ
N1，N2はオンして容量性負荷COLを放電するが、
この放電電流は、NPNトランジスタN2のエミツ
タ接地電流増幅率をβOとすれば、βO・Ｉで制限を
受ける。したがつて、出力端子TOUTの立ち下が
り速度はβO・Ｉ／CL以上には速くならない。
ら高レベルに移行した時、NPNトランジスタ
N1，N2はオンして容量性負荷COLを放電するが、
この放電電流は、NPNトランジスタN2のエミツ
タ接地電流増幅率をβOとすれば、βO・Ｉで制限を
受ける。したがつて、出力端子TOUTの立ち下が
り速度はβO・Ｉ／CL以上には速くならない。
上記のような従来の回路では、立ち下がりを速
くするためには、定電流Ｉの値を大きくすればよ
いが、消費電流が増えるという問題点があつた。
くするためには、定電流Ｉの値を大きくすればよ
いが、消費電流が増えるという問題点があつた。
この発明は、かかる問題点を解決するためにな
されたもので、低消費電流で立ち下がり速度が速
い容量性負荷のドライブ回路を得ることを目的と
する。
されたもので、低消費電流で立ち下がり速度が速
い容量性負荷のドライブ回路を得ることを目的と
する。
この発明に係る容量性負荷のドライブ回路は、
パルス入力信号が与えられる第１の入力端子にベ
ースを、接地にエミツタを接続した第１のトラン
ジスタと、この第１のトランジスタのコレクタと
電源間に接続した第１の定電流源と、第１のトラ
ンジスタのコレクタにベースを、接地にエミツタ
を接続した第２のトランジスタと、この第２のト
ランジスタのコレクタと接地間に接続した容量性
負荷と、第１の入力端子に与えられるパルス入力
信号と反転関係にある入力信号が与えられる第２
の入力端子にベースを、接地にエミツタを接続し
た第３のトランジスタと、第３のトランジスタの
コレクタと電源間に接続した第２の定電流源と、
第２のトランジスタのコレクタにベースを接続し
た第４のトランジスタと、第３のトランジスタの
コレクタと第４のトランジスタのエミツタ間に接
続した抵抗器と、第４のトランジスタのコレクタ
と電源との間に入力を第１のトランジスタのコレ
クタと電源との間に出力を接続したカレントミラ
ー回路と、容量性負荷を充電するための第５のト
ランジスタとから構成し、第２のトランジスタの
コレクタと容量性負荷間に出力端子を設けたもの
である。
パルス入力信号が与えられる第１の入力端子にベ
ースを、接地にエミツタを接続した第１のトラン
ジスタと、この第１のトランジスタのコレクタと
電源間に接続した第１の定電流源と、第１のトラ
ンジスタのコレクタにベースを、接地にエミツタ
を接続した第２のトランジスタと、この第２のト
ランジスタのコレクタと接地間に接続した容量性
負荷と、第１の入力端子に与えられるパルス入力
信号と反転関係にある入力信号が与えられる第２
の入力端子にベースを、接地にエミツタを接続し
た第３のトランジスタと、第３のトランジスタの
コレクタと電源間に接続した第２の定電流源と、
第２のトランジスタのコレクタにベースを接続し
た第４のトランジスタと、第３のトランジスタの
コレクタと第４のトランジスタのエミツタ間に接
続した抵抗器と、第４のトランジスタのコレクタ
と電源との間に入力を第１のトランジスタのコレ
クタと電源との間に出力を接続したカレントミラ
ー回路と、容量性負荷を充電するための第５のト
ランジスタとから構成し、第２のトランジスタの
コレクタと容量性負荷間に出力端子を設けたもの
である。
カレントミラー回路として、入力にベースとコ
レクタを、エミツタを前記電源に接続した前記第
１、第２、第３、第４、第５のトランジスタと反
対の極性を持つた第６のトランジスタと、この第
６のトランジスタのベースにベースを、エミツタ
を前記電源に接続し、コレクタを出力とした前記
第６のトランジスタと同一極性の第７のトランジ
スタとから構成したものである。
レクタを、エミツタを前記電源に接続した前記第
１、第２、第３、第４、第５のトランジスタと反
対の極性を持つた第６のトランジスタと、この第
６のトランジスタのベースにベースを、エミツタ
を前記電源に接続し、コレクタを出力とした前記
第６のトランジスタと同一極性の第７のトランジ
スタとから構成したものである。
この発明においては、第１および第２の入力端
子に与えられる反転関係にあるパルス入力信号に
よつて容量性負荷が放電された時、第４のトラン
ジスタが導通して、放電を制御する第２のトラン
ジスタのベースにカレントミラー回路より駆動電
流が加えられ、第２のトランジスタのコレクタ−
エミツタ間の電流量が瞬間的に増加する。
子に与えられる反転関係にあるパルス入力信号に
よつて容量性負荷が放電された時、第４のトラン
ジスタが導通して、放電を制御する第２のトラン
ジスタのベースにカレントミラー回路より駆動電
流が加えられ、第２のトランジスタのコレクタ−
エミツタ間の電流量が瞬間的に増加する。
第１図はこの発明の容量性負荷のドライブ回路
の一実施例を示す図である。この図において、第
２図と同一符号は同一部分を示し、TIN1，TIN2は
第１および第２の入力端子、N11〜N15はNPNト
ランジスタである第１〜第５のトランジスタ、
I01，I02はそれぞれ定電流I1，I2を供給する第１、
第２の定電流源、P1，P2はPNPトランジスタか
らなる第６、第７のトランジスタ、Ｍはこの第
６、第７のトランジスタP1，P2からなるカレン
トミラー回路である。
の一実施例を示す図である。この図において、第
２図と同一符号は同一部分を示し、TIN1，TIN2は
第１および第２の入力端子、N11〜N15はNPNト
ランジスタである第１〜第５のトランジスタ、
I01，I02はそれぞれ定電流I1，I2を供給する第１、
第２の定電流源、P1，P2はPNPトランジスタか
らなる第６、第７のトランジスタ、Ｍはこの第
６、第７のトランジスタP1，P2からなるカレン
トミラー回路である。
次に動作について説明する。
まず、容量性負荷COLが十分充電された状態に
おいて、第１の入力端子TIN1が高レベルから低レ
ベルへ、第２の入力端子TIN2が低レベルから高レ
ベルへ移行した場合を考える。この時、第２、第
３のトランジスタN12，N13はともにオンする。
第２のトランジスタN12のベース電流はI1である
から、第２のトランジスタN12のエミツタ接地電
流増幅率をβとすれば、第２のトランジスタN12
のコレクタに容量性負荷COLから流れる放電電流
はβ・I1である。
おいて、第１の入力端子TIN1が高レベルから低レ
ベルへ、第２の入力端子TIN2が低レベルから高レ
ベルへ移行した場合を考える。この時、第２、第
３のトランジスタN12，N13はともにオンする。
第２のトランジスタN12のベース電流はI1である
から、第２のトランジスタN12のエミツタ接地電
流増幅率をβとすれば、第２のトランジスタN12
のコレクタに容量性負荷COLから流れる放電電流
はβ・I1である。
この時、同時に第３のトランジスタN13がオン
しているため、容量性負荷COLの端子間電圧（＝
出力端子電圧）をVCLとすれば、第４のトランジ
スタN14のコレクタには （VCL−VBE14）／R1 の電流が流れる。この電流は、カレントミラー回
路Ｍを介して第２のトランジスタN12のベースに
帰還されるため、第２のトランジスタN12のベー
ス電流はトータルで I1＋（VCL−VBE14）／R1 となる。したがつて、容量性負荷COLから第２の
トランジスタN12のコレクタを通して流れる放電
電流は β・〔I1＋（VCL−VBE14）／R1〕 となり、大きな電流で短時間で放電することがで
きる。
しているため、容量性負荷COLの端子間電圧（＝
出力端子電圧）をVCLとすれば、第４のトランジ
スタN14のコレクタには （VCL−VBE14）／R1 の電流が流れる。この電流は、カレントミラー回
路Ｍを介して第２のトランジスタN12のベースに
帰還されるため、第２のトランジスタN12のベー
ス電流はトータルで I1＋（VCL−VBE14）／R1 となる。したがつて、容量性負荷COLから第２の
トランジスタN12のコレクタを通して流れる放電
電流は β・〔I1＋（VCL−VBE14）／R1〕 となり、大きな電流で短時間で放電することがで
きる。
また容量性負荷COLの放電が完了した時および
第１の入力端子TIN1が高レベル、第２の入力端子
TIN2が低レベルで、容量性負荷COLが第５のトラ
ンジスタN15、第２の定電流源I02により充電され
ているときはカレントミラー回路Ｍへの電流は存
在しないため、定常消費電流を少なくできる。
第１の入力端子TIN1が高レベル、第２の入力端子
TIN2が低レベルで、容量性負荷COLが第５のトラ
ンジスタN15、第２の定電流源I02により充電され
ているときはカレントミラー回路Ｍへの電流は存
在しないため、定常消費電流を少なくできる。
この発明は以上説明したとおり、パルス入力信
号が与えられる第１の入力端子にベースを、接地
にエミツタを接続した第１のトランジスタと、こ
の第１のトランジスタのコレクタと電源間に接続
した第１の定電流源と、第１のトランジスタのコ
レクタにベースを、接地にエミツタを接続した第
２のトランジスタと、この第２のトランジスタの
コレクタと接地間に接続した容量性負荷と、第１
の入力端子に与えられるパルス入力信号と反転関
係にある入力信号が与えられる第２の入力端子に
ベースを、接地にエミツタを接続した第３のトラ
ンジスタと、第３のトランジスタのコレクタと電
源間に接続した第２の定電流源と、第２のトラン
ジスタのコレクタにベースを接続した第４のトラ
ンジスタと、第３のトランジスタのコレクタと、
第４のトランジスタのエミツタ間に接続した抵抗
器と、第４のトランジスタのコレクタと電源との
間に入力を、第１のトランジスタのコレクタと電
源との間に出力を接続したカレントミラー回路
と、第２のトランジスタにエミツタを、第３のト
ランジスタにベースを、電源にコレクタを接続し
た容量性負荷を充電するための第５のトランジス
タとから構成し、第２のトランジスタのコレクタ
と容量性負荷間に出力端子を設けたので、低消費
電流で立ち下がり速度を速くできるという効果が
ある。
号が与えられる第１の入力端子にベースを、接地
にエミツタを接続した第１のトランジスタと、こ
の第１のトランジスタのコレクタと電源間に接続
した第１の定電流源と、第１のトランジスタのコ
レクタにベースを、接地にエミツタを接続した第
２のトランジスタと、この第２のトランジスタの
コレクタと接地間に接続した容量性負荷と、第１
の入力端子に与えられるパルス入力信号と反転関
係にある入力信号が与えられる第２の入力端子に
ベースを、接地にエミツタを接続した第３のトラ
ンジスタと、第３のトランジスタのコレクタと電
源間に接続した第２の定電流源と、第２のトラン
ジスタのコレクタにベースを接続した第４のトラ
ンジスタと、第３のトランジスタのコレクタと、
第４のトランジスタのエミツタ間に接続した抵抗
器と、第４のトランジスタのコレクタと電源との
間に入力を、第１のトランジスタのコレクタと電
源との間に出力を接続したカレントミラー回路
と、第２のトランジスタにエミツタを、第３のト
ランジスタにベースを、電源にコレクタを接続し
た容量性負荷を充電するための第５のトランジス
タとから構成し、第２のトランジスタのコレクタ
と容量性負荷間に出力端子を設けたので、低消費
電流で立ち下がり速度を速くできるという効果が
ある。
第１図はこの発明の容量性負荷のドライブ回路
の一実施例を示す図、第２図は従来の容量性負荷
のドライブ回路を示す図である。 図において、TIN1，TIN2は第１および第２の入
力端子、TOUTは出力端子、N11〜N15は第１〜第
５のトランジスタ、COLは容量性負荷、Ｂは電源、
I01，I02は第１、第２の定電流源、Ｍはカレント
ミラー回路、P1，P2は第６、第７のトランジス
タである。なお、各図中の同一符号は同一または
相当部分を示す。
の一実施例を示す図、第２図は従来の容量性負荷
のドライブ回路を示す図である。 図において、TIN1，TIN2は第１および第２の入
力端子、TOUTは出力端子、N11〜N15は第１〜第
５のトランジスタ、COLは容量性負荷、Ｂは電源、
I01，I02は第１、第２の定電流源、Ｍはカレント
ミラー回路、P1，P2は第６、第７のトランジス
タである。なお、各図中の同一符号は同一または
相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ パルス入力信号が与えられる第１の入力端子
にベースを、接地にエミツタを接続した第１のト
ランジスタと、この第１のトランジスタのコレク
タと電源間に接続した第１の定電流源と、前記第
１のトランジスタのコレクタにベースを、接地に
エミツタを接続した第２のトランジスタと、この
第２のトランジスタのコレクタと前記接地間に接
続した容量性負荷と、前記第１の入力端子に与え
られる入力信号と反転関係にあるパルス入力信号
が与えられる第２の入力端子にベースを、前記接
地にエミツタを接続した第３のトランジスタと、
この第３のトランジスタのコレクタと電源間に接
続した第２の定電流源と、前記第２のトランジス
タのコレクタにベースを接続した第４のトランジ
スタと、前記第３のトランジスタのコレクタと前
記第４のトランジスタのエミツタ間に接続した抵
抗器と、前記第４のトランジスタのコレクタと前
記電源との間に入力を前記第１のトランジスタの
コレクタと前記電源との間に出力を接続したカレ
ントミラー回路と、前記第２のトランジスタにエ
ミツタを、前記第３のトランジスタにベースを、
電源にコレクタを接続した容量性負荷を充電する
ための第５のトランジスタとから構成し、前記第
２のトランジスタのコレクタと前記容量性負荷間
に出力端子を設けたことを特徴とする容量性負荷
のドライブ回路。 ２ パルス入力信号が与えられる第１の入力端子
にベースを、接地にエミツタを接続した第１のト
ランジスタと、この第１のトランジスタのコレク
タと電源間に接続した第１の定電流源と、前記第
１のトランジスタのコレクタにベースを、接地に
エミツタを接続した第２のトランジスタと、この
第２のトランジスタのコレクタと前記接地間に接
続した容量性負荷と、前記第１の入力端子に与え
られる入力信号と反転関係にあるパルス入力信号
が与えられる第２の入力端子にベースを、前記接
地にエミツタを接続した第３のトランジスタと、
この第３のトランジスタのコレクタと電源間に接
続した第２の定電流源と、前記第２のトランジス
タのコレクタにベースを接続した第４のトランジ
スタと、前記第３のトランジスタのコレクタと前
記第４のトランジスタのエミツタ間に接続した抵
抗器と、前記第２のトランジスタにエミツタを、
前記第３のトランジスタにベースを、電源にコレ
クタを接続した容量性負荷を充電するための第５
のトランジスタと、入力にベースとコレクタを、
エミツタを前記電源に接続した前記第１、第２、
第３、第４、第５のトランジスタと反対の極性を
持つた第６のトランジスタと、この第６のトラン
ジスタのベースにベースを、エミツタを前記電源
に接続し、コレクタを出力とした前記第６のトラ
ンジスタと同一極性の第７のトランジスタとから
なるカレントミラー回路とから構成し、前記第２
のトランジスタのコレクタと前記容量性負荷間に
出力端子を設けたことを特徴とする容量性負荷の
ドライブ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61126496A JPS62283716A (ja) | 1986-05-31 | 1986-05-31 | 容量性負荷のドライブ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61126496A JPS62283716A (ja) | 1986-05-31 | 1986-05-31 | 容量性負荷のドライブ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62283716A JPS62283716A (ja) | 1987-12-09 |
| JPH0472409B2 true JPH0472409B2 (ja) | 1992-11-18 |
Family
ID=14936644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61126496A Granted JPS62283716A (ja) | 1986-05-31 | 1986-05-31 | 容量性負荷のドライブ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62283716A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7002401B2 (en) | 2003-01-30 | 2006-02-21 | Sandisk Corporation | Voltage buffer for capacitive loads |
-
1986
- 1986-05-31 JP JP61126496A patent/JPS62283716A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62283716A (ja) | 1987-12-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| EXPY | Cancellation because of completion of term |