JPH04725A - 化合物半導体ヘテロ接合構造 - Google Patents
化合物半導体ヘテロ接合構造Info
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- JPH04725A JPH04725A JP10092190A JP10092190A JPH04725A JP H04725 A JPH04725 A JP H04725A JP 10092190 A JP10092190 A JP 10092190A JP 10092190 A JP10092190 A JP 10092190A JP H04725 A JPH04725 A JP H04725A
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- layer
- substrate
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- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Σ概要；
ＦＥＴ型半導体装１を形成するのに適した化合物半導体
ヘテロ接合構造に関し、 ＩｎＰ基板の上に成長した化合物半導体の結晶に高抵抗
特性を持たせた化合物半導体ヘテロ接合構造を提供する
ことを目的とし、 ＩｎＰ結晶基板と、前記ＩｎＰ基板と格子整合する第１
の化合物半導体の層とを含む化合物半導体ヘテロ接合構
造において、前記ＩｎＰ基板と前記第１の化合物半導体
層との間に第２の化合物半導体層が形成され、前記第２
の化合物半導体層は、前記ＩｎＰ基板と格子不整合であ
る材料からなり、前記ＩｎＰ基板との間および前記第１
の化合物半導体層との間の格子不整合を原因とする転位
か発生しないように膜厚と組成が選択され、かつ実効的
バンドギヤラグエネルギは前記ＩｎＰ基板より大きく、
遷移金属あるいは酸素をドーピングするように構成する
。
ヘテロ接合構造に関し、 ＩｎＰ基板の上に成長した化合物半導体の結晶に高抵抗
特性を持たせた化合物半導体ヘテロ接合構造を提供する
ことを目的とし、 ＩｎＰ結晶基板と、前記ＩｎＰ基板と格子整合する第１
の化合物半導体の層とを含む化合物半導体ヘテロ接合構
造において、前記ＩｎＰ基板と前記第１の化合物半導体
層との間に第２の化合物半導体層が形成され、前記第２
の化合物半導体層は、前記ＩｎＰ基板と格子不整合であ
る材料からなり、前記ＩｎＰ基板との間および前記第１
の化合物半導体層との間の格子不整合を原因とする転位
か発生しないように膜厚と組成が選択され、かつ実効的
バンドギヤラグエネルギは前記ＩｎＰ基板より大きく、
遷移金属あるいは酸素をドーピングするように構成する
。
ε産業上の利用分野コ
本発明は化合物半導体のヘテロ接合構造に関Ｌ、特にＦ
ＥＴ型半導体装置を形成するのに適した化合物半導体ヘ
テロ接合構造に関する。
ＥＴ型半導体装置を形成するのに適した化合物半導体ヘ
テロ接合構造に関する。
ＩｎＧａ八３はへキャリアの移動度がＧａＡｓよりも高
く、高速動作する半導体装置の素材として注目されてい
る。しかし、実用化するためにはまだ解決すべき課題を
有している。
く、高速動作する半導体装置の素材として注目されてい
る。しかし、実用化するためにはまだ解決すべき課題を
有している。
ε従来の技術］
ＧａＡＳ基板上のＡｌＧａＡｓ層とＧａＡ３層を用いた
高電子移動度トランジスタ（Ｈｉａｈ Ｅｌｅｃｔｒｏ
ｎ Ｎｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ、 ＨＥ
Ｍ Ｔ ）と呼ばれる電界効果トランジスタか知られ
ている。このトランジスタは、二次元電子カスにおける
電子の移動度が極めて高く、高速動作を行なう。
高電子移動度トランジスタ（Ｈｉａｈ Ｅｌｅｃｔｒｏ
ｎ Ｎｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ、 ＨＥ
Ｍ Ｔ ）と呼ばれる電界効果トランジスタか知られ
ている。このトランジスタは、二次元電子カスにおける
電子の移動度が極めて高く、高速動作を行なう。
共通の基板上に多数の素子を集積化していくと、サイド
ゲート効果と呼ばれる素子間の干渉効果が集Ｗ回路動作
の重大な障害となってくる。これは簡単に言うと、ある
素子に接続する：８ｉｉに加えた電圧が隣の素子の動作
に影響してしまう（しきい優待性の劣化）効果である。
ゲート効果と呼ばれる素子間の干渉効果が集Ｗ回路動作
の重大な障害となってくる。これは簡単に言うと、ある
素子に接続する：８ｉｉに加えた電圧が隣の素子の動作
に影響してしまう（しきい優待性の劣化）効果である。
ＧａＡＳ −Ａ ｌＧａＡｓ系の半導体装置の場合、こ
のサイドゲート効果は、二次元キャリア・ガスの走行す
るチャンネル層と基板との間に十分高い抵抗をもった層
をバッファ層として挿入することによって抑制できるこ
とが知られている。このような高抵抗層は結晶成長法が
ＭＯＣＶＤ法の場合ＧａＡＳやＡＩＧａＡＳノ結晶中に
遷移金属や酸素をドーピングすることによって得られて
いる。
のサイドゲート効果は、二次元キャリア・ガスの走行す
るチャンネル層と基板との間に十分高い抵抗をもった層
をバッファ層として挿入することによって抑制できるこ
とが知られている。このような高抵抗層は結晶成長法が
ＭＯＣＶＤ法の場合ＧａＡＳやＡＩＧａＡＳノ結晶中に
遷移金属や酸素をドーピングすることによって得られて
いる。
最近ＨＥＭＴをより高性能化するなめに従来のＧａＡＳ
に替えてＩｎＰ基板を使用し、チャンネル層をＩｎＧａ
Ａ３層で構成する構造が試みられている。１ｎＧａＡｓ
はＧａＡＳよりも高い移動度を有している。しかし、こ
のＩｎＧａＡＳ材料系はＩｎＰ基板と格子整合するとい
う条件のもとではバンド・ギャップエネルギが小さく、
十分高抵抗の層を得ることは困難である。
に替えてＩｎＰ基板を使用し、チャンネル層をＩｎＧａ
Ａ３層で構成する構造が試みられている。１ｎＧａＡｓ
はＧａＡＳよりも高い移動度を有している。しかし、こ
のＩｎＧａＡＳ材料系はＩｎＰ基板と格子整合するとい
う条件のもとではバンド・ギャップエネルギが小さく、
十分高抵抗の層を得ることは困難である。
高抵抗が得られないとトランジスタのピンチオフ特性が
劣化する。すなわちトランジスタをオフにする時とオン
にする時との電圧差が大きくなる。
劣化する。すなわちトランジスタをオフにする時とオン
にする時との電圧差が大きくなる。
さらに、このようなＩｎＰ基板を使用する化合物半導体
の集積回路を製造する際には、上記したサイド・ゲート
効果の抑制か問題となる。つまり、ＩｎＡｌＡｓ等を用
いても高抵抗層の形成がＩｎＰ基板の上では困難であり
、半導体集積回路装置の製造に大きな障害となる。
の集積回路を製造する際には、上記したサイド・ゲート
効果の抑制か問題となる。つまり、ＩｎＡｌＡｓ等を用
いても高抵抗層の形成がＩｎＰ基板の上では困難であり
、半導体集積回路装置の製造に大きな障害となる。
こ発明か解決しようとする課題］
以上説明したように、従来の技術によれば、ＩｎＰ基板
を用いるとその上に十分高抵抗の領域を形成することが
困難であった。
を用いるとその上に十分高抵抗の領域を形成することが
困難であった。
本発明の目的は、ＩｎＰ基板の上に成長した化合物半導
体の結晶に高抵抗特性を持たせた化合物半導体ヘテロ接
合構造を提供することである。
体の結晶に高抵抗特性を持たせた化合物半導体ヘテロ接
合構造を提供することである。
ε予備的な検討］
サイドゲート効果の抑制には、上述したように、基板と
二次元電子カスの走行するチャンネル層との間に抵抗の
高い層を挿入することか有効と考えられる。このような
高抵抗層はＧａＡＳ基板を用いた材料系においてはＡｌ
ＧａＡｓに遷移金属や酸素等の深い準位の材料を注入す
ることにより得ることかでき、経験的には１０１１Ω■
程度の比抵抗とすると、サイドゲート効果を抑制する効
果が大きい、実現しうる比抵抗値は、深い準位を形成す
る材料の導入量と半導体材料のバンドギヤ・ンプエネル
ギによって決まる。
二次元電子カスの走行するチャンネル層との間に抵抗の
高い層を挿入することか有効と考えられる。このような
高抵抗層はＧａＡＳ基板を用いた材料系においてはＡｌ
ＧａＡｓに遷移金属や酸素等の深い準位の材料を注入す
ることにより得ることかでき、経験的には１０１１Ω■
程度の比抵抗とすると、サイドゲート効果を抑制する効
果が大きい、実現しうる比抵抗値は、深い準位を形成す
る材料の導入量と半導体材料のバンドギヤ・ンプエネル
ギによって決まる。
ＩｎＰ基板に格子整合するＩｎｏ、５２Ａｌｏ、４ａＡ
Ｓの場合、本発明者の実験によると深い準位を形成する
遷移金属や酸素等をドープしても、サイドゲート効果を
完全に抑制できるだけの十分大きな比抵抗値を得ること
かできなかった。この原因は完全には解明されていない
か、おそらく、結晶を構成するＩｎが深い準位の形成を
阻害する役割を演するとともに、ＩｎＡＩＡＳ結晶のバ
ンドギャップエネルギか小さいためであると考えられる
。したがって、本発明者の得たデータによれば、ＩｎＰ
基板に格子整合する化合物半導体材料に限定する限り、
サイドゲート効果の抑制は極めて困雑である。
Ｓの場合、本発明者の実験によると深い準位を形成する
遷移金属や酸素等をドープしても、サイドゲート効果を
完全に抑制できるだけの十分大きな比抵抗値を得ること
かできなかった。この原因は完全には解明されていない
か、おそらく、結晶を構成するＩｎが深い準位の形成を
阻害する役割を演するとともに、ＩｎＡＩＡＳ結晶のバ
ンドギャップエネルギか小さいためであると考えられる
。したがって、本発明者の得たデータによれば、ＩｎＰ
基板に格子整合する化合物半導体材料に限定する限り、
サイドゲート効果の抑制は極めて困雑である。
二課題を解決するための手段］
本発明では、上記発明者の知見に基づき、Ｉｎ組成比か
なるべく小さく、かつバンドギヤ・ンプエネルギがなる
べく大きい結晶をＩｎＰ基板と能動層との間のバッファ
層に用いることによってサイドゲート効果の抑制を可能
とする。たたし、そのような結晶は上述したように、基
板と格子整合するという条件では得られない。
なるべく小さく、かつバンドギヤ・ンプエネルギがなる
べく大きい結晶をＩｎＰ基板と能動層との間のバッファ
層に用いることによってサイドゲート効果の抑制を可能
とする。たたし、そのような結晶は上述したように、基
板と格子整合するという条件では得られない。
格子整合しない場合でも、格子不整合度によって決まる
ある膜厚すなわち臨界膜厚を越えなければ、格子不整合
かあっても転位は生じないことが知られている。そこで
、この臨界膜厚の範囲内でＩｎ組成比かできるだけ少な
く、かつバンドギヤ・ンプエネルギかなるべく大きい結
晶をバ・ンファ層に選ぶことにより高抵抗値の結晶層を
得ることかできる。
ある膜厚すなわち臨界膜厚を越えなければ、格子不整合
かあっても転位は生じないことが知られている。そこで
、この臨界膜厚の範囲内でＩｎ組成比かできるだけ少な
く、かつバンドギヤ・ンプエネルギかなるべく大きい結
晶をバ・ンファ層に選ぶことにより高抵抗値の結晶層を
得ることかできる。
第１図は、本発明の原理説明図である。 ＩｎＰ結晶基
板１０の上にＩｎＰと格子不整合な化合物半導体のバッ
ファ層１１を形成し、さらにそのバッファ層１１の上に
ＩｎＰと格子整合する化合物半導体め層１２を形成した
構造である。
板１０の上にＩｎＰと格子不整合な化合物半導体のバッ
ファ層１１を形成し、さらにそのバッファ層１１の上に
ＩｎＰと格子整合する化合物半導体め層１２を形成した
構造である。
たとえば格子不整合な化合物半導体はＪｎＰに対して約
１％以上の格子不整合を有し、格子整合する化合物半導
体はＪｎＰに対して約０．１％以下の格子不整合しか有
さない。ここで、バッファ層１１は格子不整合を原因と
する転位か発生しないように膜厚と組成を選択され、か
つバンドギャップエネルギは基板であるＩｎＰより大き
く、遷移金属あるいは酸素をドーピングしてある。
１％以上の格子不整合を有し、格子整合する化合物半導
体はＪｎＰに対して約０．１％以下の格子不整合しか有
さない。ここで、バッファ層１１は格子不整合を原因と
する転位か発生しないように膜厚と組成を選択され、か
つバンドギャップエネルギは基板であるＩｎＰより大き
く、遷移金属あるいは酸素をドーピングしてある。
７作用；
ＩｎＰ基板上にＩｎＰと格子整合しない材料でバッファ
層を形成するので選択の範囲か拡かり、高抵抗を実現し
易い材料を使用できる。このため所望の高抵抗を実現す
ることが可能となる。
層を形成するので選択の範囲か拡かり、高抵抗を実現し
易い材料を使用できる。このため所望の高抵抗を実現す
ることが可能となる。
基板と格子不整合であっても、組成、厚さを制御するこ
とによって転位の発生を防止できるので結晶性の良い能
動層を得ることかてきる。
とによって転位の発生を防止できるので結晶性の良い能
動層を得ることかてきる。
５実施例１
ます、ＩｎＰ上に格子不整合の層を形成することによる
効果を実験的に確認したことを説明する。
効果を実験的に確認したことを説明する。
）ｎ組成比がなるべく小さく、かつノ＜ンドギャ・ンプ
がなるべく大きい化合物半導体結晶としてたとえば、Ｉ
ｎ０．５２−ｘ”０．４８＋ｘＡＳがある。ｘ＝０でＩ
ｎＰに格子整合するか、Ｘの増加と共にＩｎＰに対して
格子不整合となる。この層の両側を第２図右上に示した
ようにＩｎ、 ５２ＧａＯ，４ｓＡｓて挾み、Ｘ値を変
えながら電流・電圧特性を測定した。実験結果より得た
比抵抗を第２図のグラフに示す、Ｘ値の増加に伴い、比
抵抗が大巾に増加することがか観測された。このように
してＩｎＰ基板とＩｎＧａＡｓ能動層との間に高抵抗層
を形成することか可能となった。
がなるべく大きい化合物半導体結晶としてたとえば、Ｉ
ｎ０．５２−ｘ”０．４８＋ｘＡＳがある。ｘ＝０でＩ
ｎＰに格子整合するか、Ｘの増加と共にＩｎＰに対して
格子不整合となる。この層の両側を第２図右上に示した
ようにＩｎ、 ５２ＧａＯ，４ｓＡｓて挾み、Ｘ値を変
えながら電流・電圧特性を測定した。実験結果より得た
比抵抗を第２図のグラフに示す、Ｘ値の増加に伴い、比
抵抗が大巾に増加することがか観測された。このように
してＩｎＰ基板とＩｎＧａＡｓ能動層との間に高抵抗層
を形成することか可能となった。
これはＩｎか減りＡ１か増えるほど、第１に深い準位が
形成され易いこと、第２にバンドギヤ・ンプエネルギか
大きくなるために伝導帯の上のキャリアか減少すること
か原因であろう。Ｘ値をあまり大きく設定すると、Ｉｎ
０．５２−ｘ”０．４８＋ｘＡＳ層の臨界膜厚が小さく
なるので−それに応じてＩＩ厚を小さくしなければなら
なくなる、すると抵抗値か減少してしまう、そのような
場合には、層構造を多層に積層した、いわゆる歪み超格
子構造にして全体として高抵抗層の膜厚を増加するよう
にすればよい。
形成され易いこと、第２にバンドギヤ・ンプエネルギか
大きくなるために伝導帯の上のキャリアか減少すること
か原因であろう。Ｘ値をあまり大きく設定すると、Ｉｎ
０．５２−ｘ”０．４８＋ｘＡＳ層の臨界膜厚が小さく
なるので−それに応じてＩＩ厚を小さくしなければなら
なくなる、すると抵抗値か減少してしまう、そのような
場合には、層構造を多層に積層した、いわゆる歪み超格
子構造にして全体として高抵抗層の膜厚を増加するよう
にすればよい。
高抵抗層としてＡｌＧａＡｓ層を選択した場合、ＩｎＰ
との格子不整合度が３％と大きいために臨界膜厚はわず
か３．５ｎｍＬかならず、この厚さでは十分な高抵抗が
得られない、このような場合、Ｉｎ。
との格子不整合度が３％と大きいために臨界膜厚はわず
か３．５ｎｍＬかならず、この厚さでは十分な高抵抗が
得られない、このような場合、Ｉｎ。
５２Ｇａ、４８ＡＳ／ＡＩＧａＡＳを周期とした超格子
構造をバッファ層として用いることにより所望の抵抗率
を得ることができる。
構造をバッファ層として用いることにより所望の抵抗率
を得ることができる。
以下、第３図を参照してＨＥＭＴの実施例を説明する。
第３図はＩｎＰ基板上の化合物半導体ヘテロ接合構造を
用いてＨＥＭＴを形成した構成を示す、第３図で、Ｉｎ
Ｐ基板３１の上に高抵抗のバッファ層３２か形成され、
その上にＩｎＧａＡＳチャネル層３３が形成されている
。バッファ層３２は１０１５■−３以上、たとえばｌ
Ｑ １６．−３、の遷移金属ないしは酸素をドープされ
、十分高い抵抗を有し、サイドゲート効果の発生を防止
している。ＩｎＧａＡｓのチャネル層３３の上に、この
チャネル層にキャリア（電子）を供給するためのｎ型１
ｎＡＩＡｓキャリア供給層３４か形成され、ＨＥＭＴの
基本的構造を形成している。この上に、さらにｎ型１ｎ
ＧａＡｓエンハンスメント、・′デプレッション間差電
圧生成層３５、ｎ型１ｎＡＩＡｓ工ツチング停止層３６
、ｎ型ＩｎＧａＡＳキャップ層３７か積層されている。
用いてＨＥＭＴを形成した構成を示す、第３図で、Ｉｎ
Ｐ基板３１の上に高抵抗のバッファ層３２か形成され、
その上にＩｎＧａＡＳチャネル層３３が形成されている
。バッファ層３２は１０１５■−３以上、たとえばｌ
Ｑ １６．−３、の遷移金属ないしは酸素をドープされ
、十分高い抵抗を有し、サイドゲート効果の発生を防止
している。ＩｎＧａＡｓのチャネル層３３の上に、この
チャネル層にキャリア（電子）を供給するためのｎ型１
ｎＡＩＡｓキャリア供給層３４か形成され、ＨＥＭＴの
基本的構造を形成している。この上に、さらにｎ型１ｎ
ＧａＡｓエンハンスメント、・′デプレッション間差電
圧生成層３５、ｎ型１ｎＡＩＡｓ工ツチング停止層３６
、ｎ型ＩｎＧａＡＳキャップ層３７か積層されている。
工・ｙチング停止層３６はテプレツションモードＨＥ
Ｍ Ｔのゲートを形成する時のエツチングを自動的に停
止させるための層であり、キャップ層３７は＾１を含む
層を覆い、オーミック接触を形成し易くするための層で
ある０図中、３９はソース電極、４０はドレイン電極、
４１はテプレッションモードＨＥＭＴのゲート電極、４
２はエンハンスモードＨＥＭＴのゲート電極である。各
ＨＥ Ｍ Ｔの周囲には酸素かイオン注入されて分離領
域３８か形成されている。差電圧生成層３５を除去する
とチャネル層３３の二次元電子カスによるチャネルは消
え、エンハンスメントモードＨＥＭＴとなる。チャネル
層３３中の破線は二次元電子カスを示す。
Ｍ Ｔのゲートを形成する時のエツチングを自動的に停
止させるための層であり、キャップ層３７は＾１を含む
層を覆い、オーミック接触を形成し易くするための層で
ある０図中、３９はソース電極、４０はドレイン電極、
４１はテプレッションモードＨＥＭＴのゲート電極、４
２はエンハンスモードＨＥＭＴのゲート電極である。各
ＨＥ Ｍ Ｔの周囲には酸素かイオン注入されて分離領
域３８か形成されている。差電圧生成層３５を除去する
とチャネル層３３の二次元電子カスによるチャネルは消
え、エンハンスメントモードＨＥＭＴとなる。チャネル
層３３中の破線は二次元電子カスを示す。
ここで、この実施例の構造例を以下に示す。
（１） バッファ層３２
材 料： Ｉｎ（３５２Ｇａｏ、４ｓＡＳと酸素ドープ
（１０１６ＣＩ＋−３） のＩｎ０ 、 ３ＡＩｏ
、 ７八Ｓ厚 さ： Ｊｎｏ、５２Ｇａｏ、４ｓＡＳ
層は１００ｎ１００ｎ 、３八１ｏ 、７へＳ層は １
００ｎ１００ｎ チャネル層３３ 材 料： Ｉｎｏ、５２Ｇａ□、４８ＡＳ厚 さ ：
１００ｎ１ ００ｎ キャリア供給層３４ 材 料： Ｉｎ０．５２ＡＩ０．４６ＡＳ厚 さ ：
３０ｎｍ 不純物：Ｓｉ 不純物濃度： １ 、５ Ｘ １０１８ｃ＋’（３）
差−戸主成層３５ 材 料： Ｉｎ□、５２Ｇａ□、４ａＡＳ厚 さ ニ
アｎｍ 不純物：Ｓｉ 不純物濃度＝１．５ｘ１０１Ｂ（至）−３（５） 工・
・ｌチング停止層３６ 材 料： Ｉｎｏ、５２Ａｌｏ、４ａＡＳ厚 さ
二 ３ｎｍ 不純物：Ｓｉ 不純物濃度：１．５ＸＩＱＩＢ■−３ （６） キャップ層３７ 材 料： Ｉｎｏ、５２Ｇａｏ、４ａＡＳ厚 さ
：５０ｎｍ 不純物：Ｓｉ 不純物濃度： １ 、５ Ｘ １０’ａｍ−３この構造
においては、３９．４０のソースおよびドレイン電極は
ＡＵ／ＡＵＧｅで形成し、ゲート電極４１．４２は八１
で形成する。またエンハンスメントＦＥＴとテプレツシ
ョンモードＦＥＴの作り分けは、差電圧生成層３５の有
無で行なう。ＣＨ３Ｂｒ＋０２混合カスをエッチャント
とするドライエツチングにおいて、ＩｎＧａＡｓとＩｎ
Ａｌ＾Ｓとは紫外線照射時に、大きな選択エッチレート
比を有することを利用して選択エツチングを行なうこと
により。
（１０１６ＣＩ＋−３） のＩｎ０ 、 ３ＡＩｏ
、 ７八Ｓ厚 さ： Ｊｎｏ、５２Ｇａｏ、４ｓＡＳ
層は１００ｎ１００ｎ 、３八１ｏ 、７へＳ層は １
００ｎ１００ｎ チャネル層３３ 材 料： Ｉｎｏ、５２Ｇａ□、４８ＡＳ厚 さ ：
１００ｎ１ ００ｎ キャリア供給層３４ 材 料： Ｉｎ０．５２ＡＩ０．４６ＡＳ厚 さ ：
３０ｎｍ 不純物：Ｓｉ 不純物濃度： １ 、５ Ｘ １０１８ｃ＋’（３）
差−戸主成層３５ 材 料： Ｉｎ□、５２Ｇａ□、４ａＡＳ厚 さ ニ
アｎｍ 不純物：Ｓｉ 不純物濃度＝１．５ｘ１０１Ｂ（至）−３（５） 工・
・ｌチング停止層３６ 材 料： Ｉｎｏ、５２Ａｌｏ、４ａＡＳ厚 さ
二 ３ｎｍ 不純物：Ｓｉ 不純物濃度：１．５ＸＩＱＩＢ■−３ （６） キャップ層３７ 材 料： Ｉｎｏ、５２Ｇａｏ、４ａＡＳ厚 さ
：５０ｎｍ 不純物：Ｓｉ 不純物濃度： １ 、５ Ｘ １０’ａｍ−３この構造
においては、３９．４０のソースおよびドレイン電極は
ＡＵ／ＡＵＧｅで形成し、ゲート電極４１．４２は八１
で形成する。またエンハンスメントＦＥＴとテプレツシ
ョンモードＦＥＴの作り分けは、差電圧生成層３５の有
無で行なう。ＣＨ３Ｂｒ＋０２混合カスをエッチャント
とするドライエツチングにおいて、ＩｎＧａＡｓとＩｎ
Ａｌ＾Ｓとは紫外線照射時に、大きな選択エッチレート
比を有することを利用して選択エツチングを行なうこと
により。
差電圧生成層を精度良くエツチングできる。
本発明の別の実施例のＨＥＭＴにおいては、第３図のバ
ッファ層を超格子で形成する。広いバンドギャップを有
する材料としてＡｌＧａＡｓを用いると、格子不整合か
大きいなめ１層の厚さは薄くせざるを得ない。そこで暦
数を増やして全体としての抵抗を高くする。たとえばバ
ッファ層３２を以下のように作る。
ッファ層を超格子で形成する。広いバンドギャップを有
する材料としてＡｌＧａＡｓを用いると、格子不整合か
大きいなめ１層の厚さは薄くせざるを得ない。そこで暦
数を増やして全体としての抵抗を高くする。たとえばバ
ッファ層３２を以下のように作る。
材 料：＾Ｉ Ｇａ Ａｓ／Ｉｎ、５２
Ｇａ、４８＾ＳＯ，３０，７ 厚 さ：各層３ｎｍの５０周期歪み超格子不純物二〇（
酸素原子） 不純物濃度： Ｉ Ｘ Ｉ Ｑ１６ａｏ−３酸素はＩｎ
ＧａＡＳ層にはドープしなくてもよいか、製造工程の便
宜上ドープしている。なお、その他の点は初めの実施例
と同様である。
Ｇａ、４８＾ＳＯ，３０，７ 厚 さ：各層３ｎｍの５０周期歪み超格子不純物二〇（
酸素原子） 不純物濃度： Ｉ Ｘ Ｉ Ｑ１６ａｏ−３酸素はＩｎ
ＧａＡＳ層にはドープしなくてもよいか、製造工程の便
宜上ドープしている。なお、その他の点は初めの実施例
と同様である。
上記いずれの実施例でもバッファ層３２の酸素ドープの
代わりにＦｅ、Ｃｒ、Ｔｉ、Ｔａ、Ｖ等の遷移金属たと
えばＦｅをドープしてもよい。
代わりにＦｅ、Ｃｒ、Ｔｉ、Ｔａ、Ｖ等の遷移金属たと
えばＦｅをドープしてもよい。
さらに、本発明による化合物半導体ヘテロ接合構造は、
ＨＥＭＴ以外の電界効果型トランジスタ、たとえばＭＥ
ＳＦＥＴ、ＭＩ ５ＦＥＴ、ＨＥＴ等に１：Ｊａａ用で
きる。
ＨＥＭＴ以外の電界効果型トランジスタ、たとえばＭＥ
ＳＦＥＴ、ＭＩ ５ＦＥＴ、ＨＥＴ等に１：Ｊａａ用で
きる。
以上実施例に沿って本発明を説明したが、本発明はこれ
らに制限されるものではない。たとえば、種々の変更、
改良、組み合わせ等か可能なことは当業者に自明であろ
う。
らに制限されるものではない。たとえば、種々の変更、
改良、組み合わせ等か可能なことは当業者に自明であろ
う。
Ｊ発明の効果］
以上説明したように、本発明によれば、ＩｎＰ基板とＩ
ｎＰと格子整合する化合物半導体層との間に高抵抗値の
バッファ層を設けることかできる。
ｎＰと格子整合する化合物半導体層との間に高抵抗値の
バッファ層を設けることかできる。
このなめ、サイドゲート効果を抑制した高速動作の化合
物半導体装置か可能となる。
物半導体装置か可能となる。
第１図は本発明の原理説明図、
第２図は格子不整合の効果を説明するグラフ、第３図は
本発明の実施例によるＨＥＭＴの要部断面図である。 図において、 １０．３１ １１．３２ ４１ 、４２ ＩｎＰ基板 バッファ層 ＩｎＰと格子整合する 化合物半導体層 ＩｎＧａＡｓチャネル層 ｎ型１ｎＡＩＡｓキャリア供給層 ｎ型］ｎＧａＡｓエンハンスメント／ テグレッション間差電圧生成層 ｎ型１ｎＡＩＡＳ工ツチング停止層 ｎ型１ｎＧａＡｓキャップ層 素子分離領域 ソース電極 ドレイン電極 ゲート電極 Ｘ値
本発明の実施例によるＨＥＭＴの要部断面図である。 図において、 １０．３１ １１．３２ ４１ 、４２ ＩｎＰ基板 バッファ層 ＩｎＰと格子整合する 化合物半導体層 ＩｎＧａＡｓチャネル層 ｎ型１ｎＡＩＡｓキャリア供給層 ｎ型］ｎＧａＡｓエンハンスメント／ テグレッション間差電圧生成層 ｎ型１ｎＡＩＡＳ工ツチング停止層 ｎ型１ｎＧａＡｓキャップ層 素子分離領域 ソース電極 ドレイン電極 ゲート電極 Ｘ値
Claims (3)
- （１）、ＩｎＰ結晶基板（１０）と、前記ＩｎＰ基板（
１０）と格子整合する第１の化合物半導体の層（１２）
とを含む化合物半導体ヘテロ接合構造において、前記Ｉ
ｎＰ基板と前記第１の化合物半導体層との間に第２の化
合物半導体層を含むバッファ層（１１）が形成され、前
記第２の化合物半導体層は、前記ＩｎＰ基板と格子不整
合である材料からなり、前記ＩｎＰ基板との間および前
記第１の化合物半導体層との間の格子不整合を原因とす
る転位が発生しないように膜厚と組成が選択され、かつ
実効的バンドギャップエネルギは前記ＩｎＰ基板より大
きく、遷移金属あるいは酸素をドーピングしてある化合
物半導体ヘテロ接合構造。 - （２）、ＩｎＰ結晶基板（１０）と、前記ＩｎＰ基板と
格子整合する第１の化合物半導体の層（１２）とを含む
化合物半導 体ヘテロ接合構造において、前記ＩｎＰ基板（１０）と
前記第１の化合物半導体層（１２）との間に前記第１の
化合物半導体の要素層とＩｎＰと格子不整合である第２
の半導体の要素層からなるヘテロ構造を単位周期として
多数単位積層した超格子構造を含むバッファ層（１２）
を含み、前記超格子の各要素層の膜厚と組成が前記Ｉｎ
Ｐ基板（１０）との間および前記第１の化合物半導体層
（１２）との間の格子不整合を原因とする転位が発生し
ないように選定され、超格子構造内の前記第１の化合物
半導体要素層と前記第２の化合物半導体要素層の少なく
とも一方に遷移金属あるいは酸素がドーピングされてい
る化合物半導体ヘテロ接合構造。 - （３）、前記第１の化合物半導体がＩｎＧａＡｓであり
、前記第２の化合物半導体がＩｎＡｌＡｓである請求項
１あるいは２記載の化合物半導体ヘテロ接合構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10092190A JP2773782B2 (ja) | 1990-04-17 | 1990-04-17 | 化合物半導体ヘテロ接合構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10092190A JP2773782B2 (ja) | 1990-04-17 | 1990-04-17 | 化合物半導体ヘテロ接合構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04725A true JPH04725A (ja) | 1992-01-06 |
| JP2773782B2 JP2773782B2 (ja) | 1998-07-09 |
Family
ID=14286813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10092190A Expired - Fee Related JP2773782B2 (ja) | 1990-04-17 | 1990-04-17 | 化合物半導体ヘテロ接合構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2773782B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4945171A (en) * | 1987-08-10 | 1990-07-31 | Molecular Probes, Inc. | Xanthene dyes having a fused (C) benzo ring |
| WO2006098366A1 (ja) | 2005-03-17 | 2006-09-21 | Dainippon Ink And Chemicals, Inc. | ジフルオロベンゼン誘導体及びこれを用いたネマチック液晶組成物 |
-
1990
- 1990-04-17 JP JP10092190A patent/JP2773782B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4945171A (en) * | 1987-08-10 | 1990-07-31 | Molecular Probes, Inc. | Xanthene dyes having a fused (C) benzo ring |
| WO2006098366A1 (ja) | 2005-03-17 | 2006-09-21 | Dainippon Ink And Chemicals, Inc. | ジフルオロベンゼン誘導体及びこれを用いたネマチック液晶組成物 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2773782B2 (ja) | 1998-07-09 |
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Legal Events
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