JPH04111449A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04111449A JPH04111449A JP23152090A JP23152090A JPH04111449A JP H04111449 A JPH04111449 A JP H04111449A JP 23152090 A JP23152090 A JP 23152090A JP 23152090 A JP23152090 A JP 23152090A JP H04111449 A JPH04111449 A JP H04111449A
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- diffusion region
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- transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体装置のレイアウトに関し、
バルクレイアウトを変更することな（複数の回路の構成
及びその修正作業を容易に行い得るとともに、トランジ
スタサイズを適宜に変更可能とすることを目的とし、 ＰｃｈＭＯＳトランジスタのドレイン及びソースを構成
する複数のＰ型拡散領域とＮｃｈＭＯＳトランジスタの
ドレイン及びソースを構成する複数のＮ型拡散領域とを
並列に配設し、該拡散領域上にドレイン若しくはソース
電極と、ゲート電極を形成してＭＯＳトランジスタを構
成する。
及びその修正作業を容易に行い得るとともに、トランジ
スタサイズを適宜に変更可能とすることを目的とし、 ＰｃｈＭＯＳトランジスタのドレイン及びソースを構成
する複数のＰ型拡散領域とＮｃｈＭＯＳトランジスタの
ドレイン及びソースを構成する複数のＮ型拡散領域とを
並列に配設し、該拡散領域上にドレイン若しくはソース
電極と、ゲート電極を形成してＭＯＳトランジスタを構
成する。
この発明は半導体装置のレイアウトに関するものである
。
。
近年、半導体装置の動作を高速化するために素子の負荷
駆動能力の向上が要請されている。また、近年の半導体
装置の短納期化にともなって回路設計時における多種類
の回路構成のパターンレイアウトを効率よく且つ迅速に
行うことが必要となっている。従って、素子の負荷駆動
能力を充分確保しながらパターンレイアウトを迅速に行
うことが要請されている。
駆動能力の向上が要請されている。また、近年の半導体
装置の短納期化にともなって回路設計時における多種類
の回路構成のパターンレイアウトを効率よく且つ迅速に
行うことが必要となっている。従って、素子の負荷駆動
能力を充分確保しながらパターンレイアウトを迅速に行
うことが要請されている。
第５図に示すように、インバータｌはＰ ｃｈＭ ＯＳ
トランジスタＴｒｐｌとＮｃｈＭＯ３）ランジスタＴｒ
ｎｌとから構成され、両トランジスタＴ ｒｐｌ’ 。
トランジスタＴｒｐｌとＮｃｈＭＯ３）ランジスタＴｒ
ｎｌとから構成され、両トランジスタＴ ｒｐｌ’ 。
Ｔｒｎｌのゲートに入力信号ＩＮが入力されると、両ト
ランジスタＴｒｐｌ 、 Ｔｒｎｌのドレインから入力
信号ＩＮを反転させた出力信号ＯＵＴが出力される。
ランジスタＴｒｐｌ 、 Ｔｒｎｌのドレインから入力
信号ＩＮを反転させた出力信号ＯＵＴが出力される。
このようなインバータ１のパターンレイアウトを第６図
に従って説明すると、基板上にはＰ型拡散領域３とＮ型
拡散領域４とが隣接して形成され、両拡散領域３，４上
の中間部にはゲート電極５が形成されるとともに、その
ゲート電極５の一側において両拡散領域３，４上には同
図に点線で示すソース電極７がそれぞれ形成されるとと
もにそのソース電極７がコンタクトホール６で各拡散領
域３．４に接続され、ゲート電極５の他側において両拡
散領域３，４上に跨がるドレイン電極８は各拡散領域３
，４とコンタクトホール６で接続されている。従って、
Ｐ型拡散領域３上にトランジスタＴｒｐｌが形成され、
Ｎ型拡散領域４上にトランジスタＴｒｎｌが形成されて
いる。そして、このようなインバータｌのトランジスタ
Ｔｒｐｌのソース電極７に電源ＶＤＤを供給し、トラン
ジスタＴｒｎｌのソース電極７に電源Ｖｓｓを供給した
状態でゲート電極５に入力信号ＩＮを入力すると、第７
図に示すように入力信号ＩＮを反転させた出力信号ＯＵ
Ｔがドレイン電極８から出力される。
に従って説明すると、基板上にはＰ型拡散領域３とＮ型
拡散領域４とが隣接して形成され、両拡散領域３，４上
の中間部にはゲート電極５が形成されるとともに、その
ゲート電極５の一側において両拡散領域３，４上には同
図に点線で示すソース電極７がそれぞれ形成されるとと
もにそのソース電極７がコンタクトホール６で各拡散領
域３．４に接続され、ゲート電極５の他側において両拡
散領域３，４上に跨がるドレイン電極８は各拡散領域３
，４とコンタクトホール６で接続されている。従って、
Ｐ型拡散領域３上にトランジスタＴｒｐｌが形成され、
Ｎ型拡散領域４上にトランジスタＴｒｎｌが形成されて
いる。そして、このようなインバータｌのトランジスタ
Ｔｒｐｌのソース電極７に電源ＶＤＤを供給し、トラン
ジスタＴｒｎｌのソース電極７に電源Ｖｓｓを供給した
状態でゲート電極５に入力信号ＩＮを入力すると、第７
図に示すように入力信号ＩＮを反転させた出力信号ＯＵ
Ｔがドレイン電極８から出力される。
次に、負荷駆動能力を向上させたパワー型インバータ９
の一例を第８図に従って説明する。パワー型インバータ
９は前記インバータ１と回路的には同一である。そして
、同図に示すようにＰ型拡散領域３及びＮ型拡散領域４
が平行に長く形成され、両拡散領域３，４間で連なるゲ
ート電極５が所定間隔を隔てて各拡散領域３，４上に延
設され、両拡散領域３，４上には各ゲート電極５の両側
にそれぞれソース電極７及びドレイン電極８が形成され
ている。
の一例を第８図に従って説明する。パワー型インバータ
９は前記インバータ１と回路的には同一である。そして
、同図に示すようにＰ型拡散領域３及びＮ型拡散領域４
が平行に長く形成され、両拡散領域３，４間で連なるゲ
ート電極５が所定間隔を隔てて各拡散領域３，４上に延
設され、両拡散領域３，４上には各ゲート電極５の両側
にそれぞれソース電極７及びドレイン電極８が形成され
ている。
従って、このようなパワー型インバータ９はソース及び
ドレイン領域が拡大されて大電流を流すことができるの
で、第９図に示すように入力信号ＩＮに対する出力信号
ＯＵＴは前記インバータ１に比してその立ち上がり及び
立ち下がりが急峻となる。
ドレイン領域が拡大されて大電流を流すことができるの
で、第９図に示すように入力信号ＩＮに対する出力信号
ＯＵＴは前記インバータ１に比してその立ち上がり及び
立ち下がりが急峻となる。
次に、２人力ＮＡＮＤ回路１０の一例を第１０図及び第
１１図に従って説明すると、Ｐ ｃｈＭ ＯＳトランジ
スタＴｒｐ２ 、 Ｔｒｐ３はそのソースが電源ＶＤＤ
にそれぞれ接続され、両トランジスタＴｒｐ２゜Ｔ ｒ
ｐ３のドレインと電源Ｖｓｓとの間にはＮ ｃｈＭ Ｏ
ＳトランジスタＴｒｎ２ 、 Ｔｒｎ３が直列に接続さ
れている。そして、入力信号ＩＮＩがトランジスタＴｒ
ｐ２ 、 Ｔｒｎ２のゲートに入力され、入力信号ＩＮ
２がトランジスタＴｒｐ３ 、 Ｔｒｎ３のゲートに入
力され、トランジスタＴｒｐ２ 、 Ｔｒｐ３のドレイ
ンから出力信号ＯＵＴが出力される。このような構成に
より入力信号ＩＮＩ、ＩＮ２のいずれかがＬレベルとな
ると出力信号ＯＵＴはＨレベルとなり、入力信号ＩＮＩ
、ＩＮ２がともにＨレベルとなると出力信号ＯＵＴはＬ
レベルとなって２人力ＮＡＮＤ回路１０が構成される。
１１図に従って説明すると、Ｐ ｃｈＭ ＯＳトランジ
スタＴｒｐ２ 、 Ｔｒｐ３はそのソースが電源ＶＤＤ
にそれぞれ接続され、両トランジスタＴｒｐ２゜Ｔ ｒ
ｐ３のドレインと電源Ｖｓｓとの間にはＮ ｃｈＭ Ｏ
ＳトランジスタＴｒｎ２ 、 Ｔｒｎ３が直列に接続さ
れている。そして、入力信号ＩＮＩがトランジスタＴｒ
ｐ２ 、 Ｔｒｎ２のゲートに入力され、入力信号ＩＮ
２がトランジスタＴｒｐ３ 、 Ｔｒｎ３のゲートに入
力され、トランジスタＴｒｐ２ 、 Ｔｒｐ３のドレイ
ンから出力信号ＯＵＴが出力される。このような構成に
より入力信号ＩＮＩ、ＩＮ２のいずれかがＬレベルとな
ると出力信号ＯＵＴはＨレベルとなり、入力信号ＩＮＩ
、ＩＮ２がともにＨレベルとなると出力信号ＯＵＴはＬ
レベルとなって２人力ＮＡＮＤ回路１０が構成される。
このような２人力ＮＡＮＤ回路ＩＯのパターンレイアウ
トを第１１図に従って説明すると、Ｐ型拡散領域３とＮ
型拡散領域４上には両拡散領域３゜４に跨がる２本のゲ
ート電極５が形成され、Ｐ型拡散領域３上において両ゲ
ート電極５の外側にソース電極７が形成されて電源ＶＤ
Ｄが供給され、Ｐ型拡散領域３上の両ゲート電極５間と
Ｎ型拡散領域４の一側とはドレイン電極８で接続され、
Ｎ型拡散領域４の他側にソース電極７が形成されている
。従って、このような構成によりＰ型拡散領域３上にＰ
ｃｈＭＯＳトランジスタＴｒｐ２ 、 Ｔｒｐ３が並列
に形成され、Ｎ型拡散領域４上にＮ ｃｈＭ ＯＳトラ
ンジスタＴｒｎ２ 、 Ｔｒｎ３が直列に形成され、第
１２図に示すように各ゲート電極５に入力される入力信
号ＩＮＩ、ＩＮ２のいずれかがＬレベルとなるとドレイ
ン電極８から出力される出力信号ＯＵＴはＨレベルとな
る。
トを第１１図に従って説明すると、Ｐ型拡散領域３とＮ
型拡散領域４上には両拡散領域３゜４に跨がる２本のゲ
ート電極５が形成され、Ｐ型拡散領域３上において両ゲ
ート電極５の外側にソース電極７が形成されて電源ＶＤ
Ｄが供給され、Ｐ型拡散領域３上の両ゲート電極５間と
Ｎ型拡散領域４の一側とはドレイン電極８で接続され、
Ｎ型拡散領域４の他側にソース電極７が形成されている
。従って、このような構成によりＰ型拡散領域３上にＰ
ｃｈＭＯＳトランジスタＴｒｐ２ 、 Ｔｒｐ３が並列
に形成され、Ｎ型拡散領域４上にＮ ｃｈＭ ＯＳトラ
ンジスタＴｒｎ２ 、 Ｔｒｎ３が直列に形成され、第
１２図に示すように各ゲート電極５に入力される入力信
号ＩＮＩ、ＩＮ２のいずれかがＬレベルとなるとドレイ
ン電極８から出力される出力信号ＯＵＴはＨレベルとな
る。
上記のようなインバータｌ、パワー型インバータ９及び
２人力ＮＡＮＤ回路１０は各回路の種類あるいは負荷駆
動能力の違いによりトランジスタ数が異なって、いずれ
も各拡散領域のパターンレイアウトが異なるためバルク
工程において各回路に適したパターンレイアウトでトラ
ンジスタを形成する必要がある。従って、多種類のバル
クレイアウトが必要となるためレイアウト作業が煩雑と
なるとともに、回路構成を変更する場合にはバルクレイ
アウトも変更する必要があってその修正作業が煩雑であ
った。
２人力ＮＡＮＤ回路１０は各回路の種類あるいは負荷駆
動能力の違いによりトランジスタ数が異なって、いずれ
も各拡散領域のパターンレイアウトが異なるためバルク
工程において各回路に適したパターンレイアウトでトラ
ンジスタを形成する必要がある。従って、多種類のバル
クレイアウトが必要となるためレイアウト作業が煩雑と
なるとともに、回路構成を変更する場合にはバルクレイ
アウトも変更する必要があってその修正作業が煩雑であ
った。
また、前記２人力ＮＡＮＤ回路ＩＯでは電源ＶＤＤ、
Ｖｓｓ間においてＰｃｈＭＯ３ｈランジスタＴｒｐ２、
Ｔｒｐ３は並列に接続されているが、Ｎ ｃｈＭ ＯＳ
トランジスタＴｒｎ２ 、 Ｔｒｎ３は同サイズのもの
が直列に接続されている。従って、トランジスタＴｒｎ
２ 、 Ｔｒｎ３のオン抵抗が大きくなるため、第１
２図に示すように出力信号ＯＵＴの立ち上がりに比べて
立ち下がりが緩やかとなって１／２ＶＤＤにおいて入力
信号ＩＮＩに対する出力信号ＯＵＴの立ち下がり遅れ時
間ｔ２は立ち上がり遅れ時間ｔｉより大きくなるという
問題点があった。
Ｖｓｓ間においてＰｃｈＭＯ３ｈランジスタＴｒｐ２、
Ｔｒｐ３は並列に接続されているが、Ｎ ｃｈＭ ＯＳ
トランジスタＴｒｎ２ 、 Ｔｒｎ３は同サイズのもの
が直列に接続されている。従って、トランジスタＴｒｎ
２ 、 Ｔｒｎ３のオン抵抗が大きくなるため、第１
２図に示すように出力信号ＯＵＴの立ち上がりに比べて
立ち下がりが緩やかとなって１／２ＶＤＤにおいて入力
信号ＩＮＩに対する出力信号ＯＵＴの立ち下がり遅れ時
間ｔ２は立ち上がり遅れ時間ｔｉより大きくなるという
問題点があった。
この発明の目的は、バルクレイアウトを変更することな
く複数の回路の構成及びその修正作業を容易に行い得る
とともに、トランジスタサイズを適宜に変更可能として
入出力信号間の動作遅れ時間における立ち上がり遅れ時
間と立ち下がり遅れ時間との時間差を解消可能とする半
導体装置を提供するにある。
く複数の回路の構成及びその修正作業を容易に行い得る
とともに、トランジスタサイズを適宜に変更可能として
入出力信号間の動作遅れ時間における立ち上がり遅れ時
間と立ち下がり遅れ時間との時間差を解消可能とする半
導体装置を提供するにある。
第１図は本発明の原理説明図である。すなわち、Ｐｃｈ
ＭＯＳトランジスタのドレイン及びソースを構成する複
数のＰ型拡散領域３とＮｃｈＭＯＳトランジスタのドレ
イン及びソースを構成する複数のＮ型拡散領域４とを並
列に配設し、該拡散領域３゜４上にドレイン若しくはソ
ース電極３１と、ゲート電極３２を形成してＭＯＳ）ラ
ンジスタを構成している。
ＭＯＳトランジスタのドレイン及びソースを構成する複
数のＰ型拡散領域３とＮｃｈＭＯＳトランジスタのドレ
イン及びソースを構成する複数のＮ型拡散領域４とを並
列に配設し、該拡散領域３゜４上にドレイン若しくはソ
ース電極３１と、ゲート電極３２を形成してＭＯＳ）ラ
ンジスタを構成している。
Ｐ型及びＮ型拡散領域３，４のレイアウトを変更するこ
となくドレイン若しくはソース電極３１とゲート電極３
２のパターンレイアウトを変更することにより多種類の
論理回路を構成可能であるとともにトランジスタサイズ
の変更が容易である。
となくドレイン若しくはソース電極３１とゲート電極３
２のパターンレイアウトを変更することにより多種類の
論理回路を構成可能であるとともにトランジスタサイズ
の変更が容易である。
以下、この発明を具体化した実施例を第２図〜第４図に
従って説明する。なお、前記従来例と同一構成部分は同
一番号を付して説明する。
従って説明する。なお、前記従来例と同一構成部分は同
一番号を付して説明する。
第２図はパワー型インバータ１１のパターンレイアウト
を示すものであり、基板上に二列のＰ型拡散領域３ａ、
３ｂが並設され、そのＰ型拡散領域３ａ、３ｂに隣接し
て二列のＮ型拡散領域４ａ。
を示すものであり、基板上に二列のＰ型拡散領域３ａ、
３ｂが並設され、そのＰ型拡散領域３ａ、３ｂに隣接し
て二列のＮ型拡散領域４ａ。
４ｂが並設されて、両拡散領域３ａ、３ｂ、４ａ。
４ｂが計４列で構成されている。各拡散領域３ａ。
３ｂ、４ａ、４ｂ上には２本のゲート電極１２ａ。
１２ｂが各拡散領域に交差するように形成され、両ゲー
ト電極１２ａ、１２ｂはＰ型拡散領域３ｂとＮ型拡散領
域４ａとの間で接続されている。
ト電極１２ａ、１２ｂはＰ型拡散領域３ｂとＮ型拡散領
域４ａとの間で接続されている。
Ｐ型拡散領域３ ａ ！ ３ ｂ上においてゲート電
極１２ａ、１２ｂ間には共通のソース電極１３が形成さ
れてコンタクトホール６でＰ型拡散領域３ａ。
極１２ａ、１２ｂ間には共通のソース電極１３が形成さ
れてコンタクトホール６でＰ型拡散領域３ａ。
３ｂに接続されるとともに電源ＶＤＤが供゛給され、Ｎ
型拡散領域４ａ、４ｂ上においてゲート電極１２ａ、１
２ｂ間には共通のソース電極１４が形成されてコンタク
トホール６でＮ型拡散領域４ａ。
型拡散領域４ａ、４ｂ上においてゲート電極１２ａ、１
２ｂ間には共通のソース電極１４が形成されてコンタク
トホール６でＮ型拡散領域４ａ。
４ｂに接続されるとともに電源Ｖｓｓが供給されている
。また、各拡散領域３ａ、３ｂ、４ａ、４ｂ上において
ゲート電極１２ａ、１２ｂの両性側には共通のドレイン
電極１５が形成され、コンタクトホール６で各拡散領域
３ａ、３ｂ、４ａ、４ｂに接続されている。
。また、各拡散領域３ａ、３ｂ、４ａ、４ｂ上において
ゲート電極１２ａ、１２ｂの両性側には共通のドレイン
電極１５が形成され、コンタクトホール６で各拡散領域
３ａ、３ｂ、４ａ、４ｂに接続されている。
従って、このパワー型インバータ１１ではＰ型拡散領域
３ ａ ｒ ３ ｂ上に二つのＰｃｈＭＯ８）ランジ
スタが並列に形成され、Ｎ型拡散領域４ａ、４ｂ上に二
つのＮｃｈＭＯＳトランジスタが並列に形成されている
。
３ ａ ｒ ３ ｂ上に二つのＰｃｈＭＯ８）ランジ
スタが並列に形成され、Ｎ型拡散領域４ａ、４ｂ上に二
つのＮｃｈＭＯＳトランジスタが並列に形成されている
。
第３図は２人力ＮＡＮＤ回路１６のパターンレイアウト
を示すものであり、前記パワー型インバ−夕１１と同一
のバルクレイアウトで各拡散領域３ａ、３ｂ、４ａ、４
ｂが形成されティる。Ｐ型拡散領域３ｂとＮ型拡散領域
４ａ、４ｂ上には２本のゲート電極１７ａ、１７ｂが形
成され、Ｐ型拡散領域３ａ上にはそのゲート電極１７ａ
、１７ｂどは独立したゲート電極１８ａ、１８ｂが同ゲ
ート電極１７ａ、１７ｂを延長した位置に形成されてい
る。
を示すものであり、前記パワー型インバ−夕１１と同一
のバルクレイアウトで各拡散領域３ａ、３ｂ、４ａ、４
ｂが形成されティる。Ｐ型拡散領域３ｂとＮ型拡散領域
４ａ、４ｂ上には２本のゲート電極１７ａ、１７ｂが形
成され、Ｐ型拡散領域３ａ上にはそのゲート電極１７ａ
、１７ｂどは独立したゲート電極１８ａ、１８ｂが同ゲ
ート電極１７ａ、１７ｂを延長した位置に形成されてい
る。
Ｐ型拡散領域３ａ、３ｂ上においてゲート電極１７ａ、
１７ｂ、１８ａ、１８ｂの両外側にはソース電極１９が
形成されてコンタクトホール６で各拡散領域３ａ、３ｂ
に接続されるとともに電源ＶＤＤが供給されている。
１７ｂ、１８ａ、１８ｂの両外側にはソース電極１９が
形成されてコンタクトホール６で各拡散領域３ａ、３ｂ
に接続されるとともに電源ＶＤＤが供給されている。
Ｐ型拡散領域３ａ、３ｂ上のゲート電極１７ ａ。
１７ｂ間及び同１８ａ、１８ｂ間からＮ型拡散領域４ａ
、４ｂ上のゲート電極１７ｂ−側にかけて共通のドレイ
ン電極２０が形成され、Ｐ型拡散領域３ｂ及びＮ型拡散
領域４ａ、４ｂにコンタクトホール６で接続されている
。
、４ｂ上のゲート電極１７ｂ−側にかけて共通のドレイ
ン電極２０が形成され、Ｐ型拡散領域３ｂ及びＮ型拡散
領域４ａ、４ｂにコンタクトホール６で接続されている
。
Ｎ型拡散領域４ａ、４ｂ上においてゲート電極１７ａ−
側にはソース電極２１が形成されてコンタクトホール６
で各拡散領域４ａ、４ｂに接続されるとともに電源Ｖｓ
ｓが供給されている。
側にはソース電極２１が形成されてコンタクトホール６
で各拡散領域４ａ、４ｂに接続されるとともに電源Ｖｓ
ｓが供給されている。
また、前記ゲート電極１８ａ、１８ｂはコンタクトホー
ル６を介してソース電極１９に接続されてＰ型拡散領域
３ａで形成されるＰｃｈＭＯＳトランジスタを無効化し
ている。
ル６を介してソース電極１９に接続されてＰ型拡散領域
３ａで形成されるＰｃｈＭＯＳトランジスタを無効化し
ている。
このような構成によりＰ型拡散領域３ｂ上には並列に接
続されたＰｃｈＭＯＳトランジスタが形成され、Ｎ型拡
散領域４ａ、４ｂ上にはそれぞれ直列に接続されたＮｃ
ｈＭＯＳトランジスタが形成され、各拡散領域４ａ、４
ｂに形成されたＮ ｃｈＭ ＯＳトランジスタがドレイ
ン電極２０及びソース電極２１間で並列に接続されてい
る。従って、第１０図に示すような２人力ＮＡＮＤ回路
ｌＯのＮｃｈＭＯＳトランジスタＴｒｎ２ 、 Ｔｒｎ
３に対し直列に接続した同サイズのＮｃｈＭＯＳトラン
ジスタを並列に接続した構成となり、この結果直列に接
続されたＮｃｈＭＯ３ｈランジスタのサイズが拡大され
ることになる。
続されたＰｃｈＭＯＳトランジスタが形成され、Ｎ型拡
散領域４ａ、４ｂ上にはそれぞれ直列に接続されたＮｃ
ｈＭＯＳトランジスタが形成され、各拡散領域４ａ、４
ｂに形成されたＮ ｃｈＭ ＯＳトランジスタがドレイ
ン電極２０及びソース電極２１間で並列に接続されてい
る。従って、第１０図に示すような２人力ＮＡＮＤ回路
ｌＯのＮｃｈＭＯＳトランジスタＴｒｎ２ 、 Ｔｒｎ
３に対し直列に接続した同サイズのＮｃｈＭＯＳトラン
ジスタを並列に接続した構成となり、この結果直列に接
続されたＮｃｈＭＯ３ｈランジスタのサイズが拡大され
ることになる。
第４図は２人力ＮＯＲ回路２２のパターンレイアウトを
示すものであり、前記パワー型インバータ１１及び２人
力ＮＡＮＤ回路１６と同一のバルクレイアウトで各拡散
領域３ ａ ＋ ３ ｂ ＋ ４ ａ 、４ｂが形
成されている。Ｐ型拡散領域３ａ、３ｂとＮ型拡散領域
４ａ上には２本のゲート電極２３ａ。
示すものであり、前記パワー型インバータ１１及び２人
力ＮＡＮＤ回路１６と同一のバルクレイアウトで各拡散
領域３ ａ ＋ ３ ｂ ＋ ４ ａ 、４ｂが形
成されている。Ｐ型拡散領域３ａ、３ｂとＮ型拡散領域
４ａ上には２本のゲート電極２３ａ。
２３ｂが形成され、Ｎ型拡散領域４ｂ上にはそのゲート
電極２３ａ、２３ｂとは独立したゲート電極２４ａ、２
４ｂが同ゲート電極２３ ａ、 ２３ ｂを延長した
位置に形成されている。
電極２３ａ、２３ｂとは独立したゲート電極２４ａ、２
４ｂが同ゲート電極２３ ａ、 ２３ ｂを延長した
位置に形成されている。
Ｐ型拡散領域３ａ、３ｂ上においてゲート電極２３ａ−
側にはソース電極２５が形成されてコンタクトホール６
で各拡散領域３ａ、３ｂに接続されるとともに電源ＶＤ
Ｄが供給されている。
側にはソース電極２５が形成されてコンタクトホール６
で各拡散領域３ａ、３ｂに接続されるとともに電源ＶＤ
Ｄが供給されている。
Ｐ型拡散領域３ａ、３ｂ上のゲート電極２３ｂ他側から
Ｎ型拡散領域４ａ、４ｂ上のゲート電極２３ ａ、
２３ ｂ聞及び同２４ ａ、 ２４ ｂ間にかけて共
通のドレイン電極２６が形成され一、Ｐ型拡散領域３ａ
、３ｂ及びＮ型拡散領域４ａにコンタクトホール６で接
続されている。
Ｎ型拡散領域４ａ、４ｂ上のゲート電極２３ ａ、
２３ ｂ聞及び同２４ ａ、 ２４ ｂ間にかけて共
通のドレイン電極２６が形成され一、Ｐ型拡散領域３ａ
、３ｂ及びＮ型拡散領域４ａにコンタクトホール６で接
続されている。
Ｎ型拡散領域４ａ、４ｂ上においてゲート電極２３ａ、
２３ｂ及び同２４ ａ、 ２４ ｂの両外側にはソー
ス電極２７がそれぞれ形成されてコンタクトホール６で
各拡散領域４ａ、４ｂに接続されるとともに電源Ｖｓｓ
が供給されている。
２３ｂ及び同２４ ａ、 ２４ ｂの両外側にはソー
ス電極２７がそれぞれ形成されてコンタクトホール６で
各拡散領域４ａ、４ｂに接続されるとともに電源Ｖｓｓ
が供給されている。
また、前記ゲート電極２４ａ、２４ｂはコンタクトホー
ル６を介してソース電極２７に接続されてＮ型拡散領域
４ｂで形成されるＮｃｈＭＯＳトランジスタを無効化し
ている。
ル６を介してソース電極２７に接続されてＮ型拡散領域
４ｂで形成されるＮｃｈＭＯＳトランジスタを無効化し
ている。
このような構成によりＮ型拡散領域４ａ上には並列に接
続されたＮｃｈＭＯ３）ランジスタが形成され、Ｐ型拡
散領域３ａ、３ｂ上にはそれぞれ直列に接続されたＰｃ
ｈＭＯＳトランジスタが形成され、各拡散領域３ａ、３
ｂに形成されたＰｃｈＭＯＳトランジスタがドレイン電
極２６及びソース電極２５で並列に接続されている。従
って、２人力ＮＯＲ回路２２の直列に接続されたＰｃｈ
ＭＯＳトランジスタに対し直列に接続した同サイズのＰ
ｃｈＭＯＳトランジスタを並列に接続した構成となり、
この結果直列に接続されたＰｃｈＭＯ８）ランジス夕の
サイズが拡大されたことになる。
続されたＮｃｈＭＯ３）ランジスタが形成され、Ｐ型拡
散領域３ａ、３ｂ上にはそれぞれ直列に接続されたＰｃ
ｈＭＯＳトランジスタが形成され、各拡散領域３ａ、３
ｂに形成されたＰｃｈＭＯＳトランジスタがドレイン電
極２６及びソース電極２５で並列に接続されている。従
って、２人力ＮＯＲ回路２２の直列に接続されたＰｃｈ
ＭＯＳトランジスタに対し直列に接続した同サイズのＰ
ｃｈＭＯＳトランジスタを並列に接続した構成となり、
この結果直列に接続されたＰｃｈＭＯ８）ランジス夕の
サイズが拡大されたことになる。
さて、上記のような各回路はバルク工程で形成される各
拡散領域３ａ、３ｂ、４ａ、４ｂは共通である。そして
、バルク工程後のサーフェイス工程で形成される各ゲー
ト電極、ドレイン電極、ソース電極及びコンタクトホー
ルのレイアウトパターンを適宜に変更することによりパ
ワー型インバータ１１．２人力ＮＡＮＤ回路１６及び２
人力ＮＯＲ回路２２が形成される。従って、共通のバル
クレイアウトに基づいて多種類の回路を構成することが
できるとともに、バルクレイアウトを変更することなく
回路構成を容易に変更することができる。
拡散領域３ａ、３ｂ、４ａ、４ｂは共通である。そして
、バルク工程後のサーフェイス工程で形成される各ゲー
ト電極、ドレイン電極、ソース電極及びコンタクトホー
ルのレイアウトパターンを適宜に変更することによりパ
ワー型インバータ１１．２人力ＮＡＮＤ回路１６及び２
人力ＮＯＲ回路２２が形成される。従って、共通のバル
クレイアウトに基づいて多種類の回路を構成することが
できるとともに、バルクレイアウトを変更することなく
回路構成を容易に変更することができる。
また、２人力ＮＡＮＤ回路１６あるいは２人力ＮＯＲ回
路２２でＰｃｈあるいはＮｃｈＭＯＳトランジスタを直
列に接続する回路構成とする場合には、バルクレイアウ
トを変更することなくそのトランジスタサイズを容易に
拡大することができるので、入出力信号間の立ち上がり
遅れ時間と立ち下がり遅れ時間との時間差を容易に解消
することができる。
路２２でＰｃｈあるいはＮｃｈＭＯＳトランジスタを直
列に接続する回路構成とする場合には、バルクレイアウ
トを変更することなくそのトランジスタサイズを容易に
拡大することができるので、入出力信号間の立ち上がり
遅れ時間と立ち下がり遅れ時間との時間差を容易に解消
することができる。
以上詳述したように、この発明はバルクレイアウトを変
更することなく複数の回路の構成及びその修正作業を容
易に行い得るとともに、トランジスタサイズを適宜に変
更可能として入出力信号間の動作遅れ時間における立ち
上がり遅れ時間と立ち下がり遅れ時間との時間差を解消
可能とする半導体装置を提供することができる優れた効
果を発揮する。
更することなく複数の回路の構成及びその修正作業を容
易に行い得るとともに、トランジスタサイズを適宜に変
更可能として入出力信号間の動作遅れ時間における立ち
上がり遅れ時間と立ち下がり遅れ時間との時間差を解消
可能とする半導体装置を提供することができる優れた効
果を発揮する。
第１図は本発明の原理説明図、
第２図〜第４図は本発明の実施例を示すレイアウトパタ
ーン図、 第５図はインバータを示す回路図、 第６図は従来のインバータのレイアウトパターン図、 第７図はインバータの動作を示す波形図、第８図は従来
のパワー型インバータのレイアウトパターン図、 第９図はパワー型インバータの動作を示す波形図、 第１Ｏ図は２人力ＮＡＮＤ回路を示す回路図、第１１図
は従来の２人力ＮＡＮＤ回路を示すレイアウトパターン
図、 第１２図は従来の２人力ＮＡＮＤ回路の動作を示す波形
図である。 図中、 ３はＰ型拡散領域、 ４はＮ型拡散領域、 ３１はドレイン若しくはソース電極、 ３２はゲート電極である。 −２８： 第１図 本発明の原３！！発明図 第 図 第２図 本発明の実ｍ９１１を示すレイアウトＪ１ターフ図第４
図
ーン図、 第５図はインバータを示す回路図、 第６図は従来のインバータのレイアウトパターン図、 第７図はインバータの動作を示す波形図、第８図は従来
のパワー型インバータのレイアウトパターン図、 第９図はパワー型インバータの動作を示す波形図、 第１Ｏ図は２人力ＮＡＮＤ回路を示す回路図、第１１図
は従来の２人力ＮＡＮＤ回路を示すレイアウトパターン
図、 第１２図は従来の２人力ＮＡＮＤ回路の動作を示す波形
図である。 図中、 ３はＰ型拡散領域、 ４はＮ型拡散領域、 ３１はドレイン若しくはソース電極、 ３２はゲート電極である。 −２８： 第１図 本発明の原３！！発明図 第 図 第２図 本発明の実ｍ９１１を示すレイアウトＪ１ターフ図第４
図
Claims (1)
- １、ＰｃｈＭＯＳトランジスタのドレイン及びソースを
構成する複数のＰ型拡散領域（３）とＮｃｈＭＯＳトラ
ンジスタのドレイン及びソースを構成する複数のＮ型拡
散領域（４）とを並列に配設し、該拡散領域（３、４）
上にドレイン若しくはソース電極（３１）と、ゲート電
極（３２）を形成してＭＯＳトランジスタを構成するこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23152090A JPH04111449A (ja) | 1990-08-31 | 1990-08-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23152090A JPH04111449A (ja) | 1990-08-31 | 1990-08-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04111449A true JPH04111449A (ja) | 1992-04-13 |
Family
ID=16924775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23152090A Pending JPH04111449A (ja) | 1990-08-31 | 1990-08-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04111449A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007073709A (ja) * | 2005-09-06 | 2007-03-22 | Nec Electronics Corp | 半導体装置 |
-
1990
- 1990-08-31 JP JP23152090A patent/JPH04111449A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007073709A (ja) * | 2005-09-06 | 2007-03-22 | Nec Electronics Corp | 半導体装置 |
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