JPH0472767A - 自己消弧型半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、ゲートターンオフサイリスタ、静電誘導サイ
リスタ、絶縁ゲート型バイポーラトランジスタ等の自己
消弧型半導体素子に関するものである。

Ｂ０発明の概要 本発明は少なくともＮベース層とＰエミッタ層を積層し
てなり、前記Ｎベース層にはベース層を少なくとも部分
的に形成し、前記ＰベースにＮ型のカソードエレメント
が島状に配置された半導体素子において、 前記Ｐエミッタの一部を除去することにより前記Ｎベー
ス層を局部的に表面を露出させ、このＮベース層と前記
Ｐエミッタ層を導電的に連結することにより、 トータルの電力損失を小さくする。

Ｃ１従来の技術 近年、電力用半導体装置の低損失化９高周波化の要求が
強まり、これに対応するものとしては第９図に示すよう
なベース領域とエミッタ領域とを短絡したアノードエミ
ッタ短絡構造の半導体装置が採用されている。

第９図はこの種の従来のゲートターンオフサイリスクを
示すもので、同図において１はＮ層よりなるベース層（
以下Ｎベース層という）、２はＰ層よりなるベース層（
以下Ｐベース層という）、３はＮ層よりなるカソード層
（以下Ｎカソード層という）、４はＰ＋層よりなるゲー
ト層（以下Ｐゲート層という）、５はＰ層よりなるエミ
ツタ層（以下Ｐエミッタ層という）、６はＮカソード層
３上に設けられた金属層からなるカソード電極、７はＰ
ゲート層４上に設けられたゲート電極、８はＮベース層
１とＰエミッタ層５に接触し、これらのＮベース層１と
Ｐエミッタ層５を短絡するアノード電極である。

第９図のゲートターンオフサイリスタはアノード電極８
にＮベース層１の一部をショートさせた構造であり、テ
イル時間中のＮベース層１中の過剰なキャリアをアノー
ド電極より引き出せるようにした構造である。従って、
アノードエミッタショート構造では、テイル損失が小さ
いという利点を持つ。しかし、アノードエミッタ短絡構
造において、ショート率を大きくすると、それに伴って
オン電圧も上昇するという不都合が生じる。

さらに、Ｎ＋バッファ層とアノードエミッタ短絡構造を
組み合わせたものとして、第１０図に示すような特開平
１−３１８２６４号公報に代表される構造のゲートター
ンオフサイリスタが提案されている。第１０図において
９はＮ−層からなるベース層（以下Ｎ−ベース層という
）、１０はＮ＋バッファ層である。

一般に、アノードエミッタ短絡構造において、ショート
率を大きくすると、それに伴ってオン電圧も上昇すると
いう不都合が生じるが、上記Ｎ＋バッファ層１０とアノ
ードエミッタ短絡構造を組み合わせたものは、ショート
率を小さくできること、同じ耐電圧を出すのに必要なＮ
ベースの厚みを薄くできることからオン電圧についても
低くすることかでき、この結果トータルの損失を小さく
抑えることが可能となっている。このため、上記構造の
ものは、電力用半導体素子の低損失化、高周波数化とい
う要求に対して極めて有効な構造であると考えられてい
る。

Ｄ０発明が解決しようとする課題 一般にＮ＋バッファ層を有する（ＰＩＮ構造）の半導体
素子の耐電圧は次式で表すことかできる。

ここで、ε。は接合における最大電界強度吋４０１０Ｎ
ＤＩ／８、Ｗ、はＮ−ベースの厚み、ＮＤはＮ−ベース
の不純物濃度（ｃｍ−３）　、Ｑは電子の電荷（１，６
Ｘｌ　Ｏ−”Ｃ）　、ε。は真空誘電率（８，８６Ｘ　
１０−”Ｆ／ｃｍ）　、ｅ　＊Ｉはシリコンの比誘電率
（１１，７）である。

Ｎ＋バッファ層を有する（ＰＩＮ構造）のＮ−層は、オ
ン電圧低減の効果を有効に出すために１００Ω・Ｃ１〜
３００Ω・ＣＩの高比抵抗層が用いられるのが普通であ
る。例えば１００Ω・Ｃ３Ｉ（ＮＤ＝４　Ｘ　１０　Ｉ
３ｃｉｇ−”）のＮ−層を用いた場合Ｎ−層ノ厚みが１
００μの場合１７００Ｖ、２００μで３２００ｖの耐圧
を出すことが上式より導かれる。

しかし、実際に第１０図に示すようなＮ＋バッファ層と
短絡構造を組み合わせたデバイスを製造する場合には以
下のような制約がある。

（１）通常、拡散等の熱処理工程で、シリコンウェハー
に熱的２機械的な歪みが入らないようにするために、ウ
ェハー径に対応して厚くする必要がある。例えば３イン
チシリコンウェハーでは少なくとも４００μ以上の厚み
を必要とする。

（２）第１０図に示すゲートターンオフサイリスタのＰ
ベース３に対応する領域の厚みはＮベース同様に耐電圧
と共にある程度厚くする必要があるが、厚くしすぎると
オン電圧が大きくなる問題を生じる。一般に４５００Ｖ
クラスのデバイスでもＰベースの厚みは５０〜８０μで
あり、それよりも耐電圧の低い素子ではそれ以下に抑え
る必要がある。

（３）Ｎ＋バッファ層の厚みの最適値は２０〜１００μ
の範囲にあり、これ以上厚くするとターンオン特性の劣
化を招く。

（４）一般にアノードエミッタ短絡構造は、不純物拡散
で形成されるが、１００μを超える拡散は高温長時間の
熱処理を必要とするため、実用的ではない。

以上のような制約から、実用上第９図の構造は採用でき
るのはＮベースの厚みが２００μ以上のデバイスに限定
されると言える。すなわち１、Ｎベースの厚みが２００
μ以下となる耐電圧が２５００ｖ以下のデバイスに対し
ては、Ｎ＋バッファとアノードエミッタ短絡構造を最適
な厚みで製造することが困難であった。

逆に、最適な厚みよりも厚いウェハーを使用した場合、
特性上オン電圧が上昇し、第１０図に示すような構造を
採用してターンオフ損失を低減できても、定常損失が増
大するため、トータルの損失を有効に低減することは困
難であった。

本発明は上記従来の問題点に鑑みてなされたもので、そ
の目的は、カソードエレメントが島状に形成された自己
消弧型半導体素子のＰエミッタ層の一部を除去すること
によりＮバッファ層を局部的に表面を露出させ前記露出
したＮバッファ層とＰエミッタ層を導電性膜で連結する
ことにより、トータルの損失を有効に低減可能な自己消
弧型半導体装置を提供することである。

Ｅ１課題を解決するための手段と作用 本発明は、上記目的を達成するために、Ｎ型の半導体層
からなるＮベース層とこのＮベース層よりも不純物濃度
が高いＮバッファ層およびＰ型の半導体層からなるＰエ
ミッタ層をこの順に積層してなり、前記Ｎベース層には
Ｐ型の半導体層からなるＰベース層を少なくとも局部的
に形成し、前記Ｐベース層にＮ型の半導体層からなるカ
ソードエレメントが島状に配置された半導体素子におい
て、前記Ｐエミッタ層の一部を除去することにより前記
Ｎバッファ層を局部的に表面を露出させこの露出したＮ
バッファ層とＰエミッタ層を導電性膜で連結することに
より、トータル電力損失を低減させる。

また、本発明では、上記Ｎバッファ層がないもので、Ｎ
ベース層に露出面を形成させ、このＮベース層の露出面
と前記Ｐエミッタ層を導電的に連結しても、上述のもの
と同様な作用が遂行される。

Ｆ、実施例 以下に本発明の実施例を第１図〜第８図を参照しながら
説明する。

第１図〜第２図は本発明をゲートターンオフサイリスタ
に適用した実施例を示し、第１図はゲートターンオフサ
イリスタの一部（単位ＧＴＯの１／２部分）を示す図で
あり、第９図及び第１０図と同一符号のものは同一部分
若しくは相当部分を示す。このゲートターンオフサイリ
スタにおいては、Ｐベース層２にカソードエレメントを
なすＮエミツタ層３が島状に配置されると共に、Ｐエミ
ッタ層５にはＮ＋層からなるバッファ層１０に露出面１
０ａが形成されるように切欠部１１を設け、この切欠部
１１に基づくバッファ層１０の露出面１０ａおよびＰエ
ミッタ層５の露出面に渡って、Ｐエミッタ層５とＮ＋バ
ッファ層１０を短絡するための金属層であるショート部
１２を設け、このショート部１２をアノード電極８と一
体に形成して構成されている。

上記構成のゲートターンオフサイリスタは次のようにし
て作られる。

Ｎ−ベース層９の厚みが薄い場合には、Ｐ型シリコンウ
ェハー５を出発材料として用い、その−方の面にＮ＋バ
ッファ層１０．Ｎ−ベース層９をエピタキシャル成長に
より形成する。その後イオン注入または熱拡散によりＰ
ベース層２およびＮ　＋＋カソード層３を形成する。続
いて反対側の面よりＰエミッタ層５の一部分を湿式また
は乾式のエツチングにより除去し、Ｎ＋バッファ層１０
を部分的に表面に露出させる。エツチングを行った面に
金属層を配設することによりＰエミッタ層５とＮ４バッ
ファ層１０を短絡させる。

Ｎ−ベース層９の厚みが比較的大きい場合には、Ｎ−型
のシリコンウェハー９を出発材料としてその一方の面に
拡散あるいはエピタキシャル成長を用いてＮ＋バッファ
層１０及びＰエミッタ層５を形成する。さらにその反対
側の面に、同様の手法でＰベース層２及びＮカソード層
３を作る。短絡構造を作る方法は前述のＮ−ベース層９
が薄い場合と同様にエツチングによりＰエミッタ層５を
局部的に除去し、金属層によりＰエミッタ層５とＮ＋３
７７７層１０を短絡させる。

以上のように、高温の熱処理を伴わず比較的短時間に加
工が可能なエツチングと蒸着などによる金属膜の成膜に
よりアノードエミ・ツタ短絡構造を形成する本発明は任
意のベース厚みのデノくイスに適用可能となる。

第３図〜第４図は本発明を静電誘導サイリスタ（Ｓｌサ
イリスタ）に適用した実施例を示し、第３図はＳｌサイ
リスタの斜視図、第４図は第３図のＩＶ−ＩＶ線断面図
である。本実施例においても、第１図〜第２図に示すゲ
ートターンオフサイリスタの場合と同様にして、Ｐベー
ス層２にカソードエレメントをなすＮエミツタ層３が島
状に配置されていると共に、Ｐエミッタ層５にはＮ＋層
からなるバッファ層１０に露出面１０ａが形成されるよ
うに切欠部１１を設け、この切欠部１１に基づくバッフ
ァ層１０の露出面１０ａおよびＰエミ・ツタ層５の露出
面に渡って、Ｐエミッタ層５とＮ＋３７７７層１０を短
絡するための金属層であるショート部１２が設けられて
おり、前述のゲートターンオフサイリスタの場合と同様
にして作られる。

本発明によれば、従来では実用化が困難であった２５０
０Ｖ以下の電力用半導体装置に対してもＮ１バッファ層
とアノードエミッタ構造を採用することが可能となった
。

第５図にターンオフ損失を左右するティルミ法被形の一
例として１２００Ｖｘ５０ＡクラスＳＩサイリスタの例
を示した。曲線ＩｔはＮ＋バ・ソファ層及びアノードエ
ミッタ構造のないもの、曲線ｌ！はＮ＋３７７７層のみ
を有する従来のもの、曲線！。

は本発明を薄いＮベースに対してもアノードエミッタ短
絡構造を適用した例である。従来のものにおいても何も
処理しない場合に比べてテイル損失は１／２程度に低減
できるが、本発明の構造を用いると、従来のものに比べ
て１／２〜１／３に低減でき、曲線らに示す如き特性を
有する何も処理しないものに比べるとテイル損失が１１
５程度となる。

第５図に示した特性を有する半導体装置のオン電流５０
Ａの時のオン電圧に関しては、曲線１１の場合は２．５
Ｖ、Ｎ＋３７７７層を有しＮ−ベース層の厚みを薄くし
た曲線１．、１３の特性を有する構造のものでは１．８
ｖであった。すなわち、本発明によるＮ＋３７７７層と
アノードエミッタ短絡構造を併用したものでは、オン電
圧を上げることなくターンオフ損失を大幅に低減できる
ことが判明した。

第６図および第７図は本発明を絶縁ゲート型バイポーラ
トランジスタ（ＩＧ’ＢＴ）に適用した実施例を示し、
第６図はＩＧＢＴの斜視図、第７図は第６図の要部断面
図である。これらの図において、１３は絶縁層、１４は
ソース電極、１５はドレイン電極である。本実施例にお
いては、第６図に示すようにＮ−ベース層９にカソード
エレメントをなすＮエミツタ層３が島状に配置されてい
ると共に、Ｐエミッタ層５にはＮ＋層からなるバッファ
層１０に露出面１０ａが形成されるよう切欠部１１を設
け、この切欠部１１に基づくバッファ層１０の露出面１
０ａおよびＰエミッタ層５の露出面に渡って、Ｐエミッ
タ層５とＮ＋バッファ層１０を短絡するためのショート
部１２が設けられており、このショート部１２はドレイ
ン電極１５と一体に形成されており、前述の場合と同様
にして作られる。

第８図はＮベース領域にＮ＋バッファ層を有しないゲー
トターンオフサイリスタに本発明を適用した実施例を示
し、この実施例ではＰエミッタ層５にＮベース層１に露
出面１ａが形成されるように切欠部１１を設け、露出面
１ａおよびＰエミッタ層５の露出面に渡って、Ｐエミッ
タ層５とＮベース層１を短絡するためのショート部１２
を設け、このショート部１２をアノード電極８と一体に
形成したものである。

第８図に示すゲートターンオフサイリスタと前述と同様
にして作られると共に、ＳＩサイリスタやＩＧＥＴにも
適用可能である。

従来、Ｎ−ベース層が比較的厚いデバイスに対して主に
拡散で形成していたアノードエミッタ短絡構造が、本発
明では低温で加工速度の速いエツチングや蒸着により形
成できるようになるため、製造時部が大幅に短縮される
。例えば、１００μのＰエミッタ層をＮ型不純物である
リンを拡散して短絡構造を形成する場合、１２００℃で
約２５０時間かかるのに対して、本発明によれば４００
℃以下の温度で約５時間で短絡部が形成された。

このことは上述のいずれの実施例のデバイスも従来のも
のより簡単に製造できることを意味する。

Ｇ１発明の効果 本発明は、上述の如くであって、Ｎベース層又はこれに
加えてこのＮベース層よりも不純物濃度が高いＮバッフ
ァ層およびＰエミッタ層をこの順に積層してなり、前記
Ｎベース層にはＰベース層を少なくとも部分的に形成し
、前記Ｐベース層の内側又は外側の少なくとも一方にＮ
型のカソードエレメントが島状に配置された自己消弧型
半導体素子において、前記Ｐエミッタ層の一部を除去し
て前記Ｎベース層又はＮバッファ層を局部的に表面を露
出させてこの露出したＮバッファ層とＰエミッタ層を短
絡するようにしたものである。従って、本発明によれば
製作容易にしてトータルの電力損失が小さい自己消弧型
半導体装置を得ることができる。

【図面の簡単な説明】

第１図は本発明をゲートターンオフサイリスタに適用し
た実施例の構造図、第２図は第１図の■−ｎ線断面図、
第３図は本発明を静電誘導型サイリスタに適用した実施
例の斜視図、第４図は第３図のＩＶ−ＩＶ線断面図、第
５図は静電誘導型サイリスタのティルミ流特性図、第６
図は本発明を絶縁ゲート型バイポーラトランジスタに適
用した実施は従来のゲートターンオフサイリスタの断面
図、第１０図は従来のゲートターンオフサイリスタの他
の例を示す断面図である。 ■・・・Ｎベース層、１ａ・・・露出面、２・・・Ｐベ
ース層、３・・・Ｎエミツタ層、４・・・Ｐゲート層、
５・・・Ｐエミッタ層、６・・・カソード電極、７・・
・ゲート電極、８・・・アノード電極、９・・・Ｎ−ベ
ース層、１０・・・Ｎ＋バッファ層、１１・・・切欠部
、１２・・・ショート部、４・・・ソース電極、 ５・・・ドレイン電極。

Claims (2)

【特許請求の範囲】
1. （１）Ｎ型の半導体層からなるＮベース層とこのＮベー
   ス層よりも不純物濃度が高いＮバッファ層およびＰ型の
   半導体層からなるＰエミッタ層をこの順に積層してなり
   、前記Ｎベース層にはＰ型の半導体層からなるＰベース
   層を少なくとも局部的に形成し、前記Ｐベース層にＮ型
   の半導体層からなるカソードエレメントが島状に配置さ
   れた半導体素子において、前記Ｐエミッタ層の一部を除
   去することにより前記Ｎバッファ層を局部的に表面を露
   出させこの露出したＮバッファ層とＰエミッタ層を導電
   性膜で連結したことを特徴とする自己消弧型半導体装置
   。
2. （２）Ｎ型の半導体層からなるＮベース層とおよびＰ型
   の半導体層からなるＰエミッタ層をこの順に積層してな
   り、前記Ｎベース層にはＰ型の半導体層からなるＰベー
   ス層を少なくとも局部的に形成し、前記Ｐベース層にＮ
   型の半導体層からなるカソードエレメントが島状に配置
   された半導体素子において、前記Ｐエミッタ層の一部を
   除去することにより前記Ｎベース層を局部的に表面を露
   出させこの露出したＮバッファ層とＰエミッタ層を導電
   性膜で連結したことを特徴とする自己消弧型半導体装置
   。