JPH0472917A - サンプリング位相同期回路 - Google Patents
サンプリング位相同期回路Info
- Publication number
- JPH0472917A JPH0472917A JP2184176A JP18417690A JPH0472917A JP H0472917 A JPH0472917 A JP H0472917A JP 2184176 A JP2184176 A JP 2184176A JP 18417690 A JP18417690 A JP 18417690A JP H0472917 A JPH0472917 A JP H0472917A
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- converter
- signal
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- Pending
Links
- 238000005070 sampling Methods 0.000 title claims description 13
- 230000000694 effects Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は位相同期回路に係シ、特にサンプリング位相同
期回路に関するものである。
期回路に関するものである。
従来のサンプリング位相同期回路の一例を第３図に示し
説明する。
説明する。
従来のサンプリング位相同期回路はこの第３図に示すよ
うに、アナログ回路で構成され、分周回路６の出力信号
（第４図（、）参照）はコンデンサ８と抵抗器９．１２
およびダイオード１０ならびにトランジスタ１１で構成
されるパルス波発生回路７に入力される。そして、この
パルス波発生回路７の出力信号は従来のサンプリング位
相同期回路の各部の信号の例を示す波形図である第４図
の（Ｃ）に示すようになり、このパルス波発生回路１の
出力信号を電界効果ｌ・ランジスタ（以下、ＦＥＴと呼
称する）１３のゲートに入力し、とのＦＥＴ１３のゲー
ト電圧Ｖ、によるドレイン・ソース間抵抗値ＲＤ、の変
化、すなわち、ＦＥＴのゲート電圧Ｖａ（ロ）によるド
レイン・ソース間抵抗値ａｏｓ（ｐ）特性の例を示す説
明図である第５図に示すように変化するのを利用し、パ
ルス波発生回路７の出力信号（第４図（Ｃ）参照）によ
り電圧制御発振器１９の出力信号（第４図Φ）参照）を
ＦＥＴ１３でサンプリングする。このＦＥＴ１３でサン
プリングされた電圧をコンデンサ１５．１６と抵抗器１
７で構成される保持回路１４で保持し、この保持回路１
４の出方信号（第４図（ｄ）参照）により、抵抗器１８
を介して電圧制御発振器１９を制御していた。
うに、アナログ回路で構成され、分周回路６の出力信号
（第４図（、）参照）はコンデンサ８と抵抗器９．１２
およびダイオード１０ならびにトランジスタ１１で構成
されるパルス波発生回路７に入力される。そして、この
パルス波発生回路７の出力信号は従来のサンプリング位
相同期回路の各部の信号の例を示す波形図である第４図
の（Ｃ）に示すようになり、このパルス波発生回路１の
出力信号を電界効果ｌ・ランジスタ（以下、ＦＥＴと呼
称する）１３のゲートに入力し、とのＦＥＴ１３のゲー
ト電圧Ｖ、によるドレイン・ソース間抵抗値ＲＤ、の変
化、すなわち、ＦＥＴのゲート電圧Ｖａ（ロ）によるド
レイン・ソース間抵抗値ａｏｓ（ｐ）特性の例を示す説
明図である第５図に示すように変化するのを利用し、パ
ルス波発生回路７の出力信号（第４図（Ｃ）参照）によ
り電圧制御発振器１９の出力信号（第４図Φ）参照）を
ＦＥＴ１３でサンプリングする。このＦＥＴ１３でサン
プリングされた電圧をコンデンサ１５．１６と抵抗器１
７で構成される保持回路１４で保持し、この保持回路１
４の出方信号（第４図（ｄ）参照）により、抵抗器１８
を介して電圧制御発振器１９を制御していた。
この従来のサンプリング位相同期回路では、パルス波発
生回路の出力信号であるパルス信号のパルス幅が同期範
囲に影響し、パルス幅が広いと必要とする同期範囲を満
足できなくなるという課題がおった。
生回路の出力信号であるパルス信号のパルス幅が同期範
囲に影響し、パルス幅が広いと必要とする同期範囲を満
足できなくなるという課題がおった。
また、保持回路が第３図に示すように構成されるため、
次にサンプリングされる間に保持回路の出力信号が第４
図（ｄ）に示すように電圧降下を起こすという課題があ
った。
次にサンプリングされる間に保持回路の出力信号が第４
図（ｄ）に示すように電圧降下を起こすという課題があ
った。
本発明のサンプリング位相同期回路は、基準信号を入力
とする分周回路と、電圧制御発振器の出力信号をデジタ
ル信号に変換するアナログ・デジタル変換器と、このア
ナログ・デジタル変換器の出力信号と上記分周回路の出
力信号を入力としクロック信号が入力されたときに入力
されているデジタル信号を出力し、保持する保持回路と
、この保持回路の出力信号をアナログ信号に変換するデ
ジタル・アナログ変換器を設け、上記デジタル・アナロ
グ変換器の出力信号によって上記電圧制御発振器を制御
するようにしたものである。
とする分周回路と、電圧制御発振器の出力信号をデジタ
ル信号に変換するアナログ・デジタル変換器と、このア
ナログ・デジタル変換器の出力信号と上記分周回路の出
力信号を入力としクロック信号が入力されたときに入力
されているデジタル信号を出力し、保持する保持回路と
、この保持回路の出力信号をアナログ信号に変換するデ
ジタル・アナログ変換器を設け、上記デジタル・アナロ
グ変換器の出力信号によって上記電圧制御発振器を制御
するようにしたものである。
本発明においては、電圧制御発振器の出力信号をアナロ
グ・デジタル変換器でデジタル信号に変換し、このデジ
タル信号を保持回路の他方の入力端に入力し、この保持
回路の出力信号をデジタル・アナログ変換器でアナログ
信号に変換し、このアナログ信号によって電圧制御発振
器を制御する。
グ・デジタル変換器でデジタル信号に変換し、このデジ
タル信号を保持回路の他方の入力端に入力し、この保持
回路の出力信号をデジタル・アナログ変換器でアナログ
信号に変換し、このアナログ信号によって電圧制御発振
器を制御する。
以下、図面に基づき本発明の実施例を詳細に説明する。
第１図は本発明によるサンプリング位相同期回路の一実
施例を示すブロック図である。
施例を示すブロック図である。
この第１図において、１は基準信号を入力とする分周回
路、２は電圧制御発振器５の出力信号をデジタル信号に
変換するアナログ・デジタル変換器（以下、Ａ／Ｄ変換
器と呼称する）、３はこのＡ／Ｄ変換器２の出力信号と
分周回路１の出力信号を入力としクロック信号が入力さ
れたときに入力されているデジタル信号を出力し、保持
する保持回路、４はこの保持回路３の出力信号をアナロ
グ信号に変換するデジタル・アナログ変換回路（以下、
Ｄ／Ａ変換器と呼称する）である。
路、２は電圧制御発振器５の出力信号をデジタル信号に
変換するアナログ・デジタル変換器（以下、Ａ／Ｄ変換
器と呼称する）、３はこのＡ／Ｄ変換器２の出力信号と
分周回路１の出力信号を入力としクロック信号が入力さ
れたときに入力されているデジタル信号を出力し、保持
する保持回路、４はこの保持回路３の出力信号をアナロ
グ信号に変換するデジタル・アナログ変換回路（以下、
Ｄ／Ａ変換器と呼称する）である。
そして、このＤ／Ａ変換器４の出力信号によって電圧制
御発振器５７１ｉｌ−制御するように構成されている。
御発振器５７１ｉｌ−制御するように構成されている。
第２図は第１図の動作説明に供する各部の信号の例を示
す波形図で、（ａ）は電圧制御発振器５の出力信号を示
したものであり、（ｂ）はＡ／Ｄ変換器２の出力デジタ
ル信号、（Ｃ）は分周回路１の出力信号、（ｄ）は保持
回路３の出力デジタル信号、（ｅ）はＤ／Ａ変換器４の
出力信号を示したものである。
す波形図で、（ａ）は電圧制御発振器５の出力信号を示
したものであり、（ｂ）はＡ／Ｄ変換器２の出力デジタ
ル信号、（Ｃ）は分周回路１の出力信号、（ｄ）は保持
回路３の出力デジタル信号、（ｅ）はＤ／Ａ変換器４の
出力信号を示したものである。
そして、この第２図において、ＤｏおよびＤｌはＡ／Ｄ
変換器２の出力デジタル信号の最小値および最大値を表
わし、Ｄ２．Ｄ３はサンプリング時のＡ／Ｄ変換器２の
出力信号を表わす。また、ｖＩ。
変換器２の出力デジタル信号の最小値および最大値を表
わし、Ｄ２．Ｄ３はサンプリング時のＡ／Ｄ変換器２の
出力信号を表わす。また、ｖＩ。
Ｖ２は直流電圧の電位を表わす。
つぎに第１図に示す実施例の動作を第２図を参照して説
明する。
明する。
まず、電圧制御発振器５の出力信号（第２図（ａ）参照
）をＡ／Ｄ変換器２に入力し、第２図（ＩＬ）Ｋ示す電
圧制御発振器５の出力信号をＡ／Ｄ変換器２でデジタル
信号に変換する。そして、とのＡ／Ｄ変換器２の出力信
号（第２図（ｂ）参照）と分周回路１の出方信号（第２
図（Ｃ） 参照）を保持回路３に入力し、分周回路１の
出力１６号が保持回路３に入力されたときのＡ／Ｄ変換
器２から保持回路３に入力されているデジタル・池号を
保持回路３より出力し、保持する。
）をＡ／Ｄ変換器２に入力し、第２図（ＩＬ）Ｋ示す電
圧制御発振器５の出力信号をＡ／Ｄ変換器２でデジタル
信号に変換する。そして、とのＡ／Ｄ変換器２の出力信
号（第２図（ｂ）参照）と分周回路１の出方信号（第２
図（Ｃ） 参照）を保持回路３に入力し、分周回路１の
出力１６号が保持回路３に入力されたときのＡ／Ｄ変換
器２から保持回路３に入力されているデジタル・池号を
保持回路３より出力し、保持する。
つぎに、この保持回路３の出力デジタル信号（第２図（
ｄ）参照）をＤ／Ａ変換器４に入力しアナログ信号に変
換し、そのＤ／Ａ変換器４の出力信号（第２図（ｅ）参
照）を電圧制御発振器５に入力し、電圧制御発振器５を
制御する。
ｄ）参照）をＤ／Ａ変換器４に入力しアナログ信号に変
換し、そのＤ／Ａ変換器４の出力信号（第２図（ｅ）参
照）を電圧制御発振器５に入力し、電圧制御発振器５を
制御する。
以上説明したように本発明は、電圧制御発振器の出力信
号をデジタル信号に変換するアナログ・デジタル変換器
と、クロック信号が入力されたときに入力されているデ
ジタル信号を出力し、保持する保持回路と、この保持回
路の出力信号をアナログ信号に変換するデジタル・アナ
ログ変換器を有することによシ、同期範囲がパルス波発
生回路の出力信号のパルス幅による影響を受けなくなシ
、安定した同期範囲が得られるという効果を有する。
号をデジタル信号に変換するアナログ・デジタル変換器
と、クロック信号が入力されたときに入力されているデ
ジタル信号を出力し、保持する保持回路と、この保持回
路の出力信号をアナログ信号に変換するデジタル・アナ
ログ変換器を有することによシ、同期範囲がパルス波発
生回路の出力信号のパルス幅による影響を受けなくなシ
、安定した同期範囲が得られるという効果を有する。
また、電圧制御発振器の制御電圧がサンプリング周期内
で電圧降下を起こすことなく、フラットな制御電圧を得
ることができる効果がある。
で電圧降下を起こすことなく、フラットな制御電圧を得
ることができる効果がある。
第１図は本発明によるサンプリング位相同期回路の一実
施例を示すブロック図、第２図は第１図の動作説明に供
する各部の信号の例を示す波形図、第３図は従来のサン
プリング位相同期回路の一例を示す回路構成図′、第４
図は第３図の動作説明に供する各部の信号の例を示す波
形図、第５図は電界効果トランジスタのゲート電圧Ｖ。 によるドレイン・ソース間抵抗値ＲＤｓ特性の例を示す
説明図である。 １・・↑・分周回路、２・・・・Ａ／Ｄ変換器（アナロ
グ・デジタル変換器）、３・・・・保持回路、４・・・
・Ｄ／Ａ変換器（デジタル・アナログ変換器）、５・・
・・電圧制御発振器。
施例を示すブロック図、第２図は第１図の動作説明に供
する各部の信号の例を示す波形図、第３図は従来のサン
プリング位相同期回路の一例を示す回路構成図′、第４
図は第３図の動作説明に供する各部の信号の例を示す波
形図、第５図は電界効果トランジスタのゲート電圧Ｖ。 によるドレイン・ソース間抵抗値ＲＤｓ特性の例を示す
説明図である。 １・・↑・分周回路、２・・・・Ａ／Ｄ変換器（アナロ
グ・デジタル変換器）、３・・・・保持回路、４・・・
・Ｄ／Ａ変換器（デジタル・アナログ変換器）、５・・
・・電圧制御発振器。
Claims (1)
- 基準信号を入力とする分周回路と、電圧制御発振器の
出力信号をデジタル信号に変換するアナログ・デジタル
変換器と、このアナログ・デジタル変換器の出力信号と
前記分周回路の出力信号を入力としクロック信号が入力
されたときに入力されているデジタル信号を出力し、保
持する保持回路と、この保持回路の出力信号をアナログ
信号に変換するデジタル・アナログ変換器を設け、前記
デジタル・アナログ変換器の出力信号によつて前記電圧
制御発振器を制御するようにしたことを特徴とするサン
プリング位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2184176A JPH0472917A (ja) | 1990-07-13 | 1990-07-13 | サンプリング位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2184176A JPH0472917A (ja) | 1990-07-13 | 1990-07-13 | サンプリング位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0472917A true JPH0472917A (ja) | 1992-03-06 |
Family
ID=16148695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2184176A Pending JPH0472917A (ja) | 1990-07-13 | 1990-07-13 | サンプリング位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0472917A (ja) |
-
1990
- 1990-07-13 JP JP2184176A patent/JPH0472917A/ja active Pending
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