JPH0473617B2

JPH0473617B2 -

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Publication number: JPH0473617B2
Application number: JP59071848A
Authority: JP
Priority date: 1984-04-12
Filing date: 1984-04-12
Publication date: 1992-11-24
Also published as: JPS60216581A

Description

【発明の詳細な説明】発明の技術分野本発明は、高速バイポーラ半導体装置或いは
MIS（metal insulator semiconductor）電界効
果型半導体装置を小型化する場合に用いて好適な
半導体装置の製造方法に関する。

従来技術と問題点第１図は選択酸化法を適用して形成したフイー
ルド絶縁膜を有する通常の高速バイポーラ半導体
装置の要部切断側面図である。

図に於いて、１はp^-型シリコン（Si）半導体基
板、２はn⁺型埋め込み層、３は一部がコレクタ
層として動作するエピタキシヤル成長ｎ型シリコ
ン半導体層、４は二酸化シリコン（SiO₂）から
なるフイールド絶縁膜、５は能動領域上を覆う二
酸化シリコンからなる薄い絶縁膜、６はｐ型ベー
ス層、７はp⁺型ベース・コンタクト領域、８は
n⁺型エミツタ領域、９はn⁺型コレクタ・コンタ
クト領域、r_bはベース抵抗をそれぞれ示してい
る。

このバイポーラ半導体装置に於けるp⁺型ベー
ス・コンタクト領域７、n⁺型エミツタ領域８を
形成する場合は第２図について説明される工程が
必要である。

第２図は第１図に見られるバイポーラ半導体装
置を製造する場合の工程要所に於ける半導体装置
の要部切断側面図であり、第１図に関して説明し
た部分と同部分は同記号で指示してある。

図に於いて、１０はフオト・レジスト膜、Ｌは
ベース・コンタクト領域７も含めたベース層６の
幅を示している。

このフオト・レジスト膜１０をマスクとして二
酸化シリコン膜５のパターニングを行つて開口を
形成し、その開口からp⁺型ベース・コンタクト
領域７及びn⁺型エミツタ領域８の電極コンタク
トを採るようにしている。

ところで、バイポーラ半導体装置に於ける動作
速度を向上するには、寄生容量を低減すること、
即ち、トランジスタを小型化することが有効であ
り、また、ベース抵抗r_bを小さくすること、即ち
ベース・コンタクト領域７とエミツタ領域８との
距離を短くすることが有効である。

然しながら、第２図に見られるフオト・レジス
ト膜１０を形成する場合、現用のフオト・リソグ
ラフイ技術に依れば、幅が1.5〔μｍ〕以上になつ
てしまう。

また、第２図に見られるベース層６の幅Ｌを小
さくすれば、トランジスタの面積は小さくなり、
高速化に結びつくが、幅Ｌの大きさを定めるには
所定の位置合わせ余裕も含める必要があり、これ
を第３図について更に詳細に説明する。

第３図は第２図に見られるフオト・レジスト膜
１０を形成する場合の諸寸法の関係を表わす説明
図である。

即ち、幅1.5〔μｍ〕のフオト・レジスト膜１０
を形成するには、位置合わせ余裕l₁をフオト・レ
ジスト膜１０の両側に0.5〔μｍ〕ずつ、それ等の
外側にベース電極コンタクト窓とエミツタ電極コ
ンタクト窓の幅l₂をそれぞれ0.5〔μｍ〕ずつ採る
ことが必要であつて、それ等を合計すると3.5〔μ
ｍ〕となり、これ等の値は現在のフオト・リソグ
ラフイ技術では限界に近いものである。

前記したように、幅1.5〔μｍ〕のフオト・レジ
スト膜１０を形成するのに、位置合わせ余裕とし
て2l₁＝１〔μｍ〕も採つてあるのは、若し、その
余裕が充分でなく、フオト・レジスト膜１０がそ
の余裕を越えて位置ずれを生じた場合、図示の構
造では、ベース・コンタクト領域７或いはエミツ
タ領域８等の面積に直接影響を及ぼすことにな
り、トランジスタ動作が妨げられるからである。

従つて、前記説明した従来の技術では、この種
のバイポーラ半導体装置を小型化したり、ベース
抵抗の値を小さくしたり、位置合わせ余裕を少な
くしたりすることは不可能である。

また、前記説明したバイポーラ半導体装置のみ
ならず、MIS電界効果型半導体装置に於いても、
その面積縮小化及びシヨート・チヤネル化を達成
することができれば高速になることは云うまでも
ない。

発明の目的本発明は、ベース・コンタクト領域の形成、そ
こからの引出し電極の形成、ベース領域及びエミ
ツタ領域の形成など、或いは、ソース領域及びド
レイン領域の形成、そこからの引出し電極の形成
などをセルフ・アライメント方式で行うように
し、ベース領域を小型化すると共にベース抵抗を
小さくすることを可能にしたり、或いは、MIS電
界効果型半導体装置を小型化することを可能にし
た半導体装置の製造方法を提供する。

発明の構成本発明に於ける半導体装置の製造方法では、シ
リコン半導体基板上に第１の絶縁膜及び一導電型
不純物を含有した第１の多結晶シリコン膜及び第
２の絶縁膜のそれぞれを順に形成し、次いで能動
領域に於ける所定部分上の前記第２の絶縁膜及び
前記第１の多結晶シリコン膜に開口を形成して前
記第１の絶縁膜に於ける一部表面を露出させ、次
いで、前記開口内に側壁として露出されている前
記第１の多結晶シリコン膜を酸化して前記第２の
絶縁膜に連なる絶縁膜を形成し、次いで、前記開
口を埋めるノンドープである第２の多結晶シリコ
ン膜を形成し、次いで、前記第２の絶縁膜及びそ
れに連なる絶縁膜を除去してから前記第２の多結
晶シリコン膜及び第１の多結晶シリコン膜をマス
クとして前記第１の絶縁膜をエツチングすること
に依つて前記能動領域に於ける一部表面を露出さ
せ、次いで、前記表出されている前記第１の多結
晶シリコン膜及び前記第２の多結晶シリコン膜の
うち前記第２の多結晶シリコン膜のみをマスクを
用いることなく選択的に除去し、次いで、第３の
多結晶シリコン膜を形成してからそれのエツチン
グを行つて前記開口に望む側壁を構成している前
記第１の多結晶シリコン膜に披着されている部分
のみを残して他を除去し、次いで、熱処理を行つ
て前記第１の多結晶シリコン膜から前記第３の多
結晶シリコン膜を介して前記能動領域中に前記一
導電型不純物を拡散して一導電型不純物拡散領域
を形成し該第１の多結晶シリコン膜と該能動領域
とを電気的に接続する工程が含まれてなることを
特徴とする構成を採り、また、前記一導電型不純
物拡散領域がベース・コンタクト領域或いはソー
ス領域及びドレイン領域とされる構成を採つてい
る。

この構成を採ることに依つて、バイポーラ半導
体装置を製造する場合であれば、ベース・コンタ
クト領域の形成、そこからの引出し電極の形成、
更には、ベース領域及びエミツタ領域の形成など
をセルフ・アライメント方式で行うことができ、
また、MIS電界効果型半導体装置を製造する場合
であれば、ソース領域及びドレイン領域の形成、
そこからの引出し電極の形成などをセルフ・アラ
イメント方式で行うことができる。

発明の実施例第４図乃至第１６図は本発明一実施例を解説す
る為の工程要所に於けるバイポーラ半導体装置の
要部切断側面図であり、以下、これ等の図を参照
しつつ説明する。尚、ここでは、簡明にする為、
本発明に関係があるベース領域及びエミツタ領域
の形成に重点をおいて記述する。

第４図参照 (a) p^-型シリコン半導体基板１１上にエピタキ
シヤル成長されたｎ型シリコン半導体層１１Ａ
（能動領域）に選択酸化法を適用することに依
つて厚さ例えば7000〔Å〕程度の二酸化シリコ
ンからなるフイールド絶縁膜１２を形成し、そ
のフイールド絶縁膜１２でｎ型シリコン半導体
層１１Ａを１素子分毎のｎ型コレクタ層として
分離し、それぞれ独立させる。尚、本発明のバ
イポーラ半導体装置では、第１図及び第２図に
関して説明した従来例に於けるようにベース・
コンタクト領域とエミツタ領域とが平面的に並
ぶ構成は採らないので、前記１素子分のｎ型コ
レクタ層は従来よりも小さくて良い。但し、図
では省略してあるが、第１図及び第２図に見ら
れるようなn⁺型埋め込み層を形成してあり、
コレクタの電極形成を可能にしている。

(b) 前記選択酸化法を実施した際に用いた例えば
窒化シリコン（Si₃N₄）膜などのマスクを除去
して能動領域表面を露出させてから、熱酸化法
を適用して厚さ例えば500〔Å〕程度の二酸化シ
リコン膜１３を形成する。

(c) 化学気相堆積（chemical vapour
deposition：CDV）法を適用して厚さ例えば
1000〔Å〕程度の窒化シリコン膜１４（第１の
絶縁膜）を形成する。

(d) 同じくCDV法を適用して硼素Ｂを例えば１
×10²²〔cm^-3〕程度ドープされ、厚さが例えば
5000〔Å〕程度である多結晶シリコン膜１５
（第１の多結晶シリコン膜）を形成する。

(e) 同じくCDV法を適用して厚さ例えば3000
〔Å〕程度の二酸化シリコン膜１６（第２の絶
縁膜）を形成する。

第５図参照 (f) ベース領域形成予定部分に開口を有する適当
なマスクを形成してから、サイド・エツチング
量が少ない例えば反応性イオン・エツチング
（reactive ion etching：RIE）法を適用し、二
酸化シリコン膜１６及び多結晶シリコン膜１５
のパターニングを行つて開口１５Ａを形成す
る。尚、開口１５Ａの幅ａとしては、例えば
1.5〔μｍ〕を選択して良い。

ところで、この工程を実行するには、マスクの
位置合わせが必要であるが、その位置合わせは多
少ずれたとしても、本発明に於けるバイポーラ半
導体装置の構造からすると、第１図及び第２図に
関して説明した従来例のように、ベース・コンタ
クト領域やエミツタ領域がつぶれるような虞は少
ないので問題は生じないし、前記従来例の場合と
同程度の精度で位置合わせを行うのであれば、そ
の余裕の採り方は少なくて済むことになる。

第６図参照 (g) 熱酸化法を適用し、前記工程(f)に依つて開口
１５Ａ内に露出された多結晶シリコン膜１５上
に厚さ例えば3000〔Å〕程度の二酸化シリコン
膜を形成する。尚、この新たに形成された二酸
化シリコン膜は二酸化シリコン膜１６に連なつ
ているので、便宜上、同じ記号１６で表示す
る。

第７図参照 (h) CVD法を適用してノン・ドープの多結晶シ
リコン膜１７（第２の多結晶シリコン膜）を形
成する。

この多結晶シリコン膜１７の厚さとしては、
開口１５Ａ内に露出されている窒化シリコン膜
１４が充分に埋め込まれる程度に選ぶものとす
る。今、例えば、開口１５Ａの幅ａ（第５図参
照）が二酸化シリコン膜１６を形成したことに
依つて1.2〔μｍ〕になつているとすれば、多結
晶シリコン膜１７の厚さは6000〔Å〕程度とす
る。

第８図参照 (i) RIE法を適用し、マスクを形成することな
く、多結晶シリコン膜１７のエツチングを行つ
て二酸化シリコン膜１６が露出するまで継続す
る。

このようにすると、ベース領域形成予定部分
上、即ち、開口１５Ａ内にのみ多結晶シリコン
膜１７が残る。

第９図参照 (j) エツチヤントとして例えばH₂O（10）＋HF
（１）を用いたウエツト・エツチング法を適用
して二酸化シリコン膜１６を除去する。

第１０図参照 (k) RIE法を適用し、多結晶シリコン膜１５及び
１７をマスクとして窒化シリコン膜１４のエツ
チングを行つてから、更に、ウエツト・エツチ
ング法を適用して二酸化シリコン膜１３のエツ
チングを行い開口１３Ａを形成することに依り
ｎ型シリコン半導体層１１Ａの一部表面を露出
する。

第１１図参照 (l) エツチヤントとして、例えば水酸化カリウム
（KOH）溶液を用い、多結晶シリコン膜１７の
エツチングを行つて除去する。

この場合、多結晶シリコン膜１７はノン・ド
ープであり、多結晶シリコン膜１５は硼素をド
ープしてあるので、エツチング速度は１：40程
度の差があり、多結晶シリコン膜１５は殆どエ
ツチングされない。

第１２図参照 (m) CVD法を適用してノン・ドープの多結晶シ
リコン膜１８（第３の多結晶シリコン膜）を厚
さ例えば3000〔Å〕程度に形成する。

第１３図参照 (n) RIE法を適用し、マスクを形成することなく
ノン・ドープの多結晶シリコン膜１８をエツチ
ングする。

RIE法は異方性があるので、前記エツチング
を行うと、ノン・ドープの多結晶シリコン膜１
８は開口１５Ａ内に露出されている硼素をドー
プした多結晶シリコン膜１５の側壁にのみ残留
する。

第１４図参照 (o) 熱酸化法を適用し、多結晶シリコン膜１５及
び１８を酸化し、二酸化シリコン膜１９を形成
する。

このときの熱処理に依つて、ｎ型シリコン半
導体層１１Ａに対し、硼素をドープした多結晶
シリコン膜１５から多結晶シリコン膜１８を介
して硼素が拡散され、p⁺型ベース・コンタク
ト領域２０が形成される。

第１５図参照 (p) RIE法を適用し、開口１５Ａ内に露出されて
いる窒化シリコン膜１４の一部をエツチングし
て除去する。

(q) 引続きウエツト・エツチング法を適用し、二
酸化シリコン膜１３の一部をエツチングして除
去する。

(r) 露出されたｎ型シリコン半導体層１１Ａに対
してイオン注入法を適用し、硼素イオンをドー
ズ量にして例えば１×10¹⁴〔cm^-2〕程度打ち込
み、その硼素イオンを活性化する為の熱処理を
行いｐ型ベース領域２１を形成する。

第１６図参照 (s) CDV法を適用し、砒素（As）をドープした
多結晶シリコン膜２２を厚さ例えば3000〔Å〕
程度に成長させる。

(t) フオト・リソグラフイ技術を適用し、多結晶
シリコン膜２２のパターニングを行い、エミツ
タ電極形状にする。

(u) 熱処理法を適用し、多結晶シリコン膜２２に
含有されている砒素をベース領域２１内に拡散
することに依りn⁺型エミツタ領域２３を形成
する。

(v) フオト・リソグラフイ技術を適用し、二酸化
シリコン膜１９のパターニングを行い電極コン
タクト窓を形成する。

(w) 例えばスパツタリング法を適用し、アルミニ
ウム（Al）膜を形成する。

(x) フオト・リソグラフイ技術を適用し、前記ア
ルミニウム膜のパターニングを行いベース電極
２４及びエミツタ電極２５を形成する。

以上の説明から判るように、本実施例に於いて
は、ベース・コンタクト領域、ベース領域、エミ
ツタ領域、ベース引出し電極などの形成に必要と
されるマスク工程としては第５図に関して説明し
た開口１５Ａを形成する場合のみであり、その際
の位置合わせ余裕は従来のように大きく採る必要
はない。

前記説明は本発明をバイポーラ半導体装置の製
造に適用した場合を例示するものであるが、本発
明をMIS電界効果型半導体装置の製造に適用する
と、同様に小型化等の効果を得ることが可能であ
る。但し、その場合は、第５図に於いて、開口１
５Ａの紙面に垂直な方向の両側壁はフイールド絶
縁膜１２上に存在させる必要がある。

第１７図はMIS電界効果型半導体装置を製造す
る際の開口１５Ａのパターン及び位置を示す為の
要部平面図であつて、第４図乃至第１６図に関し
て説明した部分と同部分は同記号で指示してあ
る。

図から判るように、開口１５Ａの側壁２６及び
２６′はフイールド絶縁膜１２上に存在する。

このようにしないと、第１４図に関して説明し
たベース・コンタクト領域２０を分断して、いず
れか一方をソース領域、他方をドレイン領域とし
て用いることが不可能になる。

因に、バイポーラ半導体装置を製造する場合に
於ける開口１５Ａのパターン及び位置を第１８図
に示してあり、第４図乃至第１７図に関して説明
した部分と同部分は同記号で指示してある。

図から判るように、開口１５Ａは能動領域内に
形成されるから、これに依りベース・コンタクト
領域２０を形成した場合、それは開口１５Ａを取
り巻くような連続したパターンになることは容易
に理解される。

発明の効果本発明に於ける半導体装置の製造方法では、シ
リコン半導体基板上に第１の絶縁膜及び一導電型
不純物を含有した第１の多結晶シリコン膜及び第
２の絶縁膜のそれぞれを順に形成し、次いで、能
動領域に於ける所定部分上の前記第２の絶縁膜及
び前記第１の多結晶シリコン膜に開口を形成して
前記第１の絶縁膜に於ける一部表面を露出させ、
次いで、前記開口内に側壁として露出されている
前記第１の多結晶シリコン膜を酸化して前記第２
の絶縁膜に連なる絶縁膜を形成し、次いで、前記
開口を埋めるノンドープである第２の多結晶シリ
コン膜を形成し、次いで、前記第２の絶縁膜及び
それに連なる絶縁膜を除去してから前記第２の多
結晶シリコン膜及び第１の多結晶シリコン膜をマ
スクとして前記第１の絶縁膜をエツチングするこ
とに依つて前記能動領域に於ける一部表面を露出
させ、次いで、前記表出されている前記第１の多
結晶シリコン膜及び前記第２の多結晶シリコン膜
のうち前記第２の多結晶シリコン膜のみをマスク
を用いることなく選択的に除去し、次いで、第３
の多結晶シリコン膜を形成してからそれのエツチ
ングを行つて前記開口に望む側壁を構成している
前記第１の多結晶シリコン膜に披着されている部
分のみを残して他を除去し、次いで、熱処理を行
つて前記第１の多結晶シリコン膜から前記第３の
多結晶シリコン膜を介して前記能動領域中に前記
一導電型不純物を拡散して一導電型不純物拡散領
域を形成し該第１の多結晶シリコン膜と該能動領
域とを電気的に接続する工程が含まれてなること
を特徴とする構成を採り、また、前記一導電型不
純物拡散領域がベース・コンタクト領域とされ、
或いは、ソース領域とされる構成を採つている。

このような構成を採ることに依つて、バイポー
ラ半導体装置を製造する場合であれば、ベース・
コンタクト領域、ベース領域、ベース引出し電極
等を僅か一つのマスク工程を経るだけで、セル
フ・アライメント方式で形成することができ、更
には、エミツタ領域もセルフ・アライメント方式
に依つて形成することが可能である。そして、ト
ランジスタ全体の小型化は勿論のこと、ベース領
域が小型化されてベース抵抗が低減され、従つ
て、より一層の高速化が実現される。

また、MIS電界効果型半導体装置を製造した場
合も同様に小型化、シヨート・チヤネル化が可能
であつて、従来のものよりも高速動作可能にな
る。

【図面の簡単な説明】

第１図及び第２図は従来のバイポーラ半導体装
置を説明する為の要部切断側面図、第３図は第１
図及び第２図に示したバイポーラ半導体装置を製
造する場合の寸法の関係を示す為の説明図、第４
図乃至第１６図は本発明一実施例を説明する為の
工程要所に於けるバイポーラ半導体装置の要部切
断側面図、第１７図及び第１８図は開口のパター
ン及び位置を示す要部平面図をそれぞれ表してい
る。図に於いて、１１はp^-型シリコン半導体基板、
１１Ａはｎ型シリコン半導体層（能動領域）、１
２はフイールド絶縁膜、１３は二酸化シリコン
膜、１３Ａは開口、１４は窒化シリコン膜（第１
の絶縁膜）、１５は多結晶シリコン膜（第１の多
結晶シリコン膜）、１５Ａは開口、１６は二酸化
シリコン膜（第２の絶縁膜）、１７は多結晶シリ
コン膜（第２の多結晶シリコン膜）、１８は多結
晶シリコン膜（第３の多結晶シリコン膜）、１９
は二酸化シリコン膜、２０はp⁺型ベース・コン
タクト領域、２１はｐ型ベース領域、２２は多結
晶シリコン膜、２３はn⁺型エミツタ領域、２４
はベース電極、２５はエミツタ電極をそれぞれ示
している。

Claims

【特許請求の範囲】１シリコン半導体基板上に第１の絶縁膜及び一
導電型不純物を含有した第１の多結晶シリコン膜
及び第２の絶縁膜のそれぞれを順に形成し、次いで、能動領域に於ける所定部分上の前記第
２の絶縁膜及び前記第１の多結晶シリコン膜に開
口を形成して前記第１の絶縁膜に於ける一部表面
を露出させ、次いで、前記開口内に側壁として露出されてい
る前記第１の多結晶シリコン膜を酸化して前記第
２の絶縁膜に連なる絶縁膜を形成し、次いで、前記開口を埋めるノンドープである第
２の多結晶シリコン膜を形成し、次いで、前記第２の絶縁膜及びそれに連なる絶
縁膜を除去してから前記第２の多結晶シリコン膜
及び第１の多結晶シリコン膜をマスクとして前記
第１の絶縁膜をエツチングすることに依つて前記
能動領域に於ける一部表面を露出させ、次いで、表出されている前記第１の多結晶シリ
コン膜及び前記第２の多結晶シリコン膜のうち前
記第２の多結晶シリコン膜のみをマスクを用いる
ことなく選択的に除去し、次いで、第３の多結晶シリコン膜を形成してか
らそれのエツチングを行つて前記開口に望む側壁
を構成している前記第１の多結晶シリコン膜に被
着されている部分のみを残して他を除去し、次いで、熱処理を行つて前記第１の多結晶シリ
コン膜から前記第３の多結晶シリコン膜を介して
前記能動領域中に前記一導電型不純物を拡散して
一導電型不純物拡散領域を形成し該第１の多結晶
シリコン膜と該能動領域とを電気的に接続する工
程が含まれてなることを特徴とする半導体装置の製
造方法。２前記一導電型不純物拡散領域がベース・コン
タクト領域となることを特徴とする特許請求の範
囲第１項記載の半導体装置の製造方法。３前記一導電型不純物拡散領域がソース領域及
びドレイン領域となることを特徴とする特許請求
の範囲第１項記載の半導体装置の製造方法。