JPS59220968A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59220968A JPS59220968A JP58096183A JP9618383A JPS59220968A JP S59220968 A JPS59220968 A JP S59220968A JP 58096183 A JP58096183 A JP 58096183A JP 9618383 A JP9618383 A JP 9618383A JP S59220968 A JPS59220968 A JP S59220968A
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- JP
- Japan
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- insulating film
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明技術分野
本発明は、’ｔｉ界効果トランジスタ或いはバイポーラ
トランジスタを小型化する際に適用して有効な半導体’
ＩＫ＆の製造方法に関する。
トランジスタを小型化する際に適用して有効な半導体’
ＩＫ＆の製造方法に関する。
（２）従来技術と問題点
従来、電界効果トランジスタ或いはバイポーラトランジ
スタ等を一５速動作させたり高集積化する為、それ等の
微小化が図られてきた。例えば電界効果トランジスタに
あってはチャネル長を短く、又はバイポーラトランジス
タにあってはベース幅を狭くすることにより、利得を上
げ、容性容量を低減して動作速度の同上を図ってきた。
スタ等を一５速動作させたり高集積化する為、それ等の
微小化が図られてきた。例えば電界効果トランジスタに
あってはチャネル長を短く、又はバイポーラトランジス
タにあってはベース幅を狭くすることにより、利得を上
げ、容性容量を低減して動作速度の同上を図ってきた。
似小化の方法としては、従来１枚のマスクを使用するだ
けで、後はセルフ・アライメント方式を多用してトラン
ジスタの活性領域を形成する技術が提案されているが、
この従来技術では、工程数が多く且つ枚雑でらり、充分
な制御性を得ることができず、正常な製造歩留りを得る
ことが難しい。
けで、後はセルフ・アライメント方式を多用してトラン
ジスタの活性領域を形成する技術が提案されているが、
この従来技術では、工程数が多く且つ枚雑でらり、充分
な制御性を得ることができず、正常な製造歩留りを得る
ことが難しい。
（３）発明の目的
本発明のり的は、セルフ・アライメント方式を多用しな
がらも、製造工程が類Ｍｉｊされ、特に電界効果トラン
ジスタにあっては、ソース・ドレインコンタクト領域、
又バイポーラトランジスタにあっては、ベース・コンタ
クト領域を従来と比較して更に微細とし、それにより寄
性容量が低減されて超高速且つ高集禎化を可能とする半
導体装置の製造方法を提供するにある。
がらも、製造工程が類Ｍｉｊされ、特に電界効果トラン
ジスタにあっては、ソース・ドレインコンタクト領域、
又バイポーラトランジスタにあっては、ベース・コンタ
クト領域を従来と比較して更に微細とし、それにより寄
性容量が低減されて超高速且つ高集禎化を可能とする半
導体装置の製造方法を提供するにある。
（４）発明の構成
本発明の上記目的は、半導体基板上に、第１の絶縁膜、
不純物がドープされた第１の導電膜及び活性領域形成予
定部分に窓を有する第２の絶縁膜とを順に形成し、次に
少くとも該第２の絶縁膜全マスクとしてサイドエツチン
グを行って前記第２の絶縁膜の下に空所を形成し、次い
で前記第２の絶縁膜をマスクとして第３の絶縁膜を形成
し、次に第２の導電膜を形成し選択的に該第２の導電膜
をエツチングすることにより、前記第１の導電膜と前記
半導体基板との電気的接続を行ない、熱処理を行って前
記第１の導電膜から前記半導体基板に不純物を拡散し、
不純物領域を形成する工程が含まれてなることにより達
成される。
不純物がドープされた第１の導電膜及び活性領域形成予
定部分に窓を有する第２の絶縁膜とを順に形成し、次に
少くとも該第２の絶縁膜全マスクとしてサイドエツチン
グを行って前記第２の絶縁膜の下に空所を形成し、次い
で前記第２の絶縁膜をマスクとして第３の絶縁膜を形成
し、次に第２の導電膜を形成し選択的に該第２の導電膜
をエツチングすることにより、前記第１の導電膜と前記
半導体基板との電気的接続を行ない、熱処理を行って前
記第１の導電膜から前記半導体基板に不純物を拡散し、
不純物領域を形成する工程が含まれてなることにより達
成される。
（５）発明の実施例
第１図（ａ）乃至（ｈ）は本発明の第１の実施例を解説
する為の工程要所に於けるバイポーラトランジスタの要
部切断側面図でおり、以下、これらの図を参照しつつ説
明する。
する為の工程要所に於けるバイポーラトランジスタの要
部切断側面図でおり、以下、これらの図を参照しつつ説
明する。
第１図（ａ）参照
■ 面指数（ｉｏｏ）の主面を持つｎ型シリコン（Ｓｔ
）半導体基板１（コレクタ領域）に熱酸化法を適用し、
厚さ例えば８００［Ａ）の二酸化シリコン（Ｓ Ｉ Ｏ
Ｊ絶縁膜２を形成する。
）半導体基板１（コレクタ領域）に熱酸化法を適用し、
厚さ例えば８００［Ａ）の二酸化シリコン（Ｓ Ｉ Ｏ
Ｊ絶縁膜２を形成する。
■ 化学気相成長法を適用し、ホウ素（Ｂ）を高濃度に
ドーグした厚さ例えば３０００［：Ａ）の多結晶シリコ
ン層３を形成する。
ドーグした厚さ例えば３０００［：Ａ）の多結晶シリコ
ン層３を形成する。
■ 化学気相成長法を適用し、例えば厚さ４０００〔Ａ
〕の５ｉｆｔ絶縁膜４を形成する０■ ７オト串リング
ラフイ技術にて、窓５を有するフォト・レジスト膜６を
形成する。
〕の５ｉｆｔ絶縁膜４を形成する０■ ７オト串リング
ラフイ技術にて、窓５を有するフォト・レジスト膜６を
形成する。
第１図（ｂ）参照
■ フォト・レジスト膜６をマスクとして、リアクティ
ブ・スパック・エツチング法等の手段を適用し、ＳｔＯ
，絶縁１良４及び多結晶シリコン層３を遂次エツチング
して前記窓５と類似形状の開口を形成する。
ブ・スパック・エツチング法等の手段を適用し、ＳｔＯ
，絶縁１良４及び多結晶シリコン層３を遂次エツチング
して前記窓５と類似形状の開口を形成する。
■ ７オ）−レジスト膜６を除去した後、多結晶シリコ
ン層３及び５ｉ０２絶縁膜４をマスクとしてイオン注入
法を適用し、基板１にｓｉｏ、絶縁膜２を介してホウ素
ＣＢ）を例えば８ Ｘ １０ ” ２（ｃｍ−２）打ち
込み例えば深さ０．５〔μｍ〕のＰ型ベース領域７を形
成する。
ン層３及び５ｉ０２絶縁膜４をマスクとしてイオン注入
法を適用し、基板１にｓｉｏ、絶縁膜２を介してホウ素
ＣＢ）を例えば８ Ｘ １０ ” ２（ｃｍ−２）打ち
込み例えば深さ０．５〔μｍ〕のＰ型ベース領域７を形
成する。
第１図（ｃ）参照
■ ｓ ｉ ｏｔ絶％呆膜４をマスクとして多結晶シリ
コン層３のサイドエツチングを行なう。この際に適用す
るエツチング技術としては、フレオン（ＣＦ′４）と酸
素（０，）の混合ガスをエッチャントするプ２ズ７１１
エツチング法或いはウェット・エツチング法等を採用し
て良い。
コン層３のサイドエツチングを行なう。この際に適用す
るエツチング技術としては、フレオン（ＣＦ′４）と酸
素（０，）の混合ガスをエッチャントするプ２ズ７１１
エツチング法或いはウェット・エツチング法等を採用し
て良い。
これに依り、５ｉｆｔ犯縁膜４には庇４Ａが形成される
。尚、記号８はサイド・エツチングに依り形成された空
所を指示していて、この空所８の奥行は０．２〜０．３
〔μｍ〕程度もあれば良い。
。尚、記号８はサイド・エツチングに依り形成された空
所を指示していて、この空所８の奥行は０．２〜０．３
〔μｍ〕程度もあれば良い。
第１図（ｄ）参照
■ スパック法を適用し、厚さ例えば１０００〔Ｍの窒
化シリコン（Ｓｉ８Ｎ４）絶縁膜９を形成する。この、
Ｓ ｉ ｍ Ｎ４ 稀縁膜９は空所８に対向して、露出
されている５ｉｎ２絶縁桃２の部分には付着しない。
化シリコン（Ｓｉ８Ｎ４）絶縁膜９を形成する。この、
Ｓ ｉ ｍ Ｎ４ 稀縁膜９は空所８に対向して、露出
されている５ｉｎ２絶縁桃２の部分には付着しない。
第１図（ｅ）参照
■ Ｓ ｉ ＠ Ｎ、絶縁膜９をマスクとして５ｉｏｔ
絶縁膜２のエツチングを行なう。この時のエツチングに
は、７ツ化水ｇ（ＨＦ）と７ツ化アンモニウム（Ｎ−Ｅ
４Ｆ）の混合液をエッチャントするウェット・エツチン
グ法を適用することができる。
絶縁膜２のエツチングを行なう。この時のエツチングに
は、７ツ化水ｇ（ＨＦ）と７ツ化アンモニウム（Ｎ−Ｅ
４Ｆ）の混合液をエッチャントするウェット・エツチン
グ法を適用することができる。
これに依り、５ｉＯｔ絶縁脱２には、コンタクト領域と
なる篩状の窓１０及び１１が形成され、その窓１０及び
１１内に（、マ基板１０叛而が露出する０第１図（ｆ）
参照 ［相］ 化学気相成長法にて、厚さ例えば４０００（＾
〕程度の多結晶シリコン膜１２を形成する。
なる篩状の窓１０及び１１が形成され、その窓１０及び
１１内に（、マ基板１０叛而が露出する０第１図（ｆ）
参照 ［相］ 化学気相成長法にて、厚さ例えば４０００（＾
〕程度の多結晶シリコン膜１２を形成する。
第１図（ｇ）参照
■ エッチャントとして四環化炭Ａ（ＣＣｔａ）或いは
フレオン（ＣＦ４ ）ガスを用いて、アクティブ・イオ
ン・エツチング法にて、５ｉｌＮ４絶縁膜９の聚面が露
出するまで多結晶シリコン膜１２をエツチングする。こ
のようにエツチングするとＳ ｉ ０２絶縁膜４の平担
な表面が露出する。
フレオン（ＣＦ４ ）ガスを用いて、アクティブ・イオ
ン・エツチング法にて、５ｉｌＮ４絶縁膜９の聚面が露
出するまで多結晶シリコン膜１２をエツチングする。こ
のようにエツチングするとＳ ｉ ０２絶縁膜４の平担
な表面が露出する。
これに依り、多結晶シリコン膜１２はＳｉＯ□艶縁膜２
に形成されたイ（Ｑ状の窓１０及び１１の近情にのみ残
留させることができる。尚、残留した多結晶シリコン膜
を記号１３及び１４で指示して必るＯ ＠ 熱酸化法にて多結晶シリコン膜１３．１４の表面全
酸化し、厚さ例えばｚ、ｏｏｏＣＡ）程度のＳｉＯ２絶
縁膜１５を形成する。
に形成されたイ（Ｑ状の窓１０及び１１の近情にのみ残
留させることができる。尚、残留した多結晶シリコン膜
を記号１３及び１４で指示して必るＯ ＠ 熱酸化法にて多結晶シリコン膜１３．１４の表面全
酸化し、厚さ例えばｚ、ｏｏｏＣＡ）程度のＳｉＯ２絶
縁膜１５を形成する。
これと同時に多結晶シリコン膜３から基板１に呑
ホウ素（ト）がμ散され、Ｐ＋壓コンタクト領域１Ｇ。
１７が形成される。
第１Ｌ？ｌ！′１（ｈ）参照
◎ リアクティブ・スパッタ・エツチング法等の手段全
適用し、５１ｓＮ４絶縁膜９及びＳｉｎ、杷は膜２を遂
次エツチングし、基板１の表面全露出する。
適用し、５１ｓＮ４絶縁膜９及びＳｉｎ、杷は膜２を遂
次エツチングし、基板１の表面全露出する。
■ 化学気相成長法を適用し、前記露出された基板１衣
面に選択的にヒ素（Ａｓ ）を高α４度にドープした多
結晶シリコン層１８を形成する。。
面に選択的にヒ素（Ａｓ ）を高α４度にドープした多
結晶シリコン層１８を形成する。。
■ 熱拡散法にて多結晶シリコン層１８から基板１にヒ
素（Ａｓ）ｅ拡散し、２Ｍベース領域７に例えば深さ０
．３〔μｍ〕のｎ＋型エミッタ領域１９を形成する。
素（Ａｓ）ｅ拡散し、２Ｍベース領域７に例えば深さ０
．３〔μｍ〕のｎ＋型エミッタ領域１９を形成する。
このような工程を採ることにより、従来技術に比較して
、例えばベースコンタクト領域の大きさは１桁以上も微
細化することができる。
、例えばベースコンタクト領域の大きさは１桁以上も微
細化することができる。
因ニ、ｐ ！ｊｊｌ 領域７トＰ＋型領域１ｅ、ｘｒｔ
−加えた長さを１〔μｍ〕以下にすることができる。
−加えた長さを１〔μｍ〕以下にすることができる。
″？１．ｆｃ１本実施例では本実語例シリコン膜３上に
Ｓ ｉ ０２絶縁膜４及びＳ ｉｓ Ｎ４絶縁膜９を残
留させた状態で、多結晶シリコン膜１２のエツチングを
行なっている為、絶縁膜４，９が多結晶シリコ／膜３の
エツチング保護膜となる。
Ｓ ｉ ０２絶縁膜４及びＳ ｉｓ Ｎ４絶縁膜９を残
留させた状態で、多結晶シリコン膜１２のエツチングを
行なっている為、絶縁膜４，９が多結晶シリコ／膜３の
エツチング保護膜となる。
第２図（ａ）乃至（ｈ）は本発明の第２の実施例を解説
する為の工程要所に於けるバイポーラトランジスタの要
部切断側面図でちり、以下、これらの図を参照しつつ説
明する０尚、ｒｌＪＬ図にＪ＝示した部分と同部分は同
記号で指示しである。
する為の工程要所に於けるバイポーラトランジスタの要
部切断側面図でちり、以下、これらの図を参照しつつ説
明する０尚、ｒｌＪＬ図にＪ＝示した部分と同部分は同
記号で指示しである。
第２図（ａ）参照
■ 面指数（１１１）の土面を持つｎ型Ｓｔ牛導体基板
１（コレクタ領域）に化学気相成長法を適用し、Ｊｖ−
サ例工（’ｊ ３０００ （Ａ 〕ノＳ ｉ ０２ ｅ
縁膜２ｆ。
１（コレクタ領域）に化学気相成長法を適用し、Ｊｖ−
サ例工（’ｊ ３０００ （Ａ 〕ノＳ ｉ ０２ ｅ
縁膜２ｆ。
形成する。
■ 化学気相成長法を適用し、ホウ素（Ｂ）を高濃度に
ドープした厚さ例えば３０００［Ａ：］の多結晶シリコ
ン層３ｆ：形成する。
ドープした厚さ例えば３０００［Ａ：］の多結晶シリコ
ン層３ｆ：形成する。
■ 蒸着法１適用し、し０えば厚さ３０００（Ａ）のＳ
ｉＯ絶忌膜４′を形成する。
ｉＯ絶忌膜４′を形成する。
■ ７オト・リソグシンイ技術にて、思５を有するフォ
ト・レジスト痕６゛ε形成する。
ト・レジスト痕６゛ε形成する。
第２図参照
■ フォト・レジスｌ’ 説６ ｋマスクとして、リア
クティブ・スパッタ・エツチング広告の手段を適用し、
ｓｘＯ絶縁膜４′、多結晶シリコンノ醍３、及び絶縁膜
２ （Ｌ−遂次エラチンブレＣ＋ｔｂ配窓配色５似形状
の開口を形成する。
クティブ・スパッタ・エツチング広告の手段を適用し、
ｓｘＯ絶縁膜４′、多結晶シリコンノ醍３、及び絶縁膜
２ （Ｌ−遂次エラチンブレＣ＋ｔｂ配窓配色５似形状
の開口を形成する。
■ フォト・レジスト膜６を除去した後、５ｉｎ２絶シ
凌膜２，４′及び多結晶シリコン膜３をマスクとしてイ
オン注入法を適用し、基板１にホウ素中）を例えば８Ｘ
１０１２（７，ｙ＋＋−２）打ち込みＰ型ベース領域７
を形成する。
凌膜２，４′及び多結晶シリコン膜３をマスクとしてイ
オン注入法を適用し、基板１にホウ素中）を例えば８Ｘ
１０１２（７，ｙ＋＋−２）打ち込みＰ型ベース領域７
を形成する。
第２１図（ｃ）参照
■ 多結晶シリコン膜３及びＳｉＯ絶縁膜４１をマスク
としてＳ １０２ 絶縁膜２のサイドエツチングを行な
う。この際に適用するエツチング技術としては、ＨＦと
ＮＩ（、Ｉｉ’の混合液全エッチャ、トとするウェット
・エツチング法を４；に用して良い。
としてＳ １０２ 絶縁膜２のサイドエツチングを行な
う。この際に適用するエツチング技術としては、ＨＦと
ＮＩ（、Ｉｉ’の混合液全エッチャ、トとするウェット
・エツチング法を４；に用して良い。
これに依り、多結晶シリコン膜３及びＳＩＯ絶縁絶縁′
には庇が形成される。尚、記号８はサイドエツチングに
依り形成された空所を指示していて、この空所８の奥行
は０２〜０３〔μｍ：ｌ程度で良い。
には庇が形成される。尚、記号８はサイドエツチングに
依り形成された空所を指示していて、この空所８の奥行
は０２〜０３〔μｍ：ｌ程度で良い。
第２図（ｄン参照
■ スパッタ法を適用し、厚さ例えば１０００（Ｘ）の
Ｓ ｉ ｓ Ｎ４ ｆ色嶽膜９を形成する、このＳｉ、
Ｎ、絶巖膜９は空所８に対向する基板ｌの部分１ （１
、１１には付着しない。
Ｓ ｉ ｓ Ｎ４ ｆ色嶽膜９を形成する、このＳｉ、
Ｎ、絶巖膜９は空所８に対向する基板ｌの部分１ （１
、１１には付着しない。
第２図（ｅ）参照
■ 第１図（ｆ）［相］と同様な工程を通ることにより
、多結晶シリコン膜１２を形成する。
、多結晶シリコン膜１２を形成する。
第２図（ｆ）参照
Ｏ第１図（ｇ）■及びＯと同様な工程を通ることにより
窓１０及び１１の近傍にのみ多結晶シリコン膜１３．１
４を残留させ、該多結晶シリコン膜１３．１４を酸化し
てＳ１０．絶縁膜１５を形成すると同時にＰ＋型コンタ
クト領域１６．１７を形成する０ 第２図（ｇ）参照 ■ 第１図（ｈ）＠−６と同様な工程全通ることにより
、多結晶シリコン層１８及びｎ＋型エミッタ領域１９ｔ
″形成する。
窓１０及び１１の近傍にのみ多結晶シリコン膜１３．１
４を残留させ、該多結晶シリコン膜１３．１４を酸化し
てＳ１０．絶縁膜１５を形成すると同時にＰ＋型コンタ
クト領域１６．１７を形成する０ 第２図（ｇ）参照 ■ 第１図（ｈ）＠−６と同様な工程全通ることにより
、多結晶シリコン層１８及びｎ＋型エミッタ領域１９ｔ
″形成する。
このような工程を採ることにより、第２の実施例では、
第１の実施例の如く、ＳｉＯ！絶縁膜２に溝状の窓１０
及び１１全形成する工程が必要となくなり、製造工程ｔ
−簡単にできる。
第１の実施例の如く、ＳｉＯ！絶縁膜２に溝状の窓１０
及び１１全形成する工程が必要となくなり、製造工程ｔ
−簡単にできる。
尚、本″Ａ施例では本発明をバイポーラ・トランジスタ
の製造方法に適応して説明したが、本発明はＴＬ；界効
果トランジスタにも応用できる。即ち、コンタクト領域
１０及び１１をソース及びドレイン・コンタクト領域に
するということで達成され、る〇 （６）発明の効果 本発明によれば、セルフアライメント方式を多用しなが
らも、製造工程が短縮され、特に電界効果トランジスタ
にありては、ソース・ドレインコンタクト領域、又バイ
ポーラトランジスタにあっでは、ベース・コンタクト領
域を従来と比較して更に微Ｉ削とし、それによジ寄性容
量が低減されて超１島速且つ高集積化を可能にできる。
の製造方法に適応して説明したが、本発明はＴＬ；界効
果トランジスタにも応用できる。即ち、コンタクト領域
１０及び１１をソース及びドレイン・コンタクト領域に
するということで達成され、る〇 （６）発明の効果 本発明によれば、セルフアライメント方式を多用しなが
らも、製造工程が短縮され、特に電界効果トランジスタ
にありては、ソース・ドレインコンタクト領域、又バイ
ポーラトランジスタにあっでは、ベース・コンタクト領
域を従来と比較して更に微Ｉ削とし、それによジ寄性容
量が低減されて超１島速且つ高集積化を可能にできる。
第１図（ａ）乃至（ｈ）及び第２図（ａ）乃至（＄）は
本発明の詳細な説明する為の工程袈所に於ける半導体装
置の要部切断側面図である０ １・・・Ｓｔ基板、２，４，１３，１４．１５・・・３
ｉ Ｑ２絶縁膜、３，１２．１８・・・多結晶シリコ
ン膜、４′・・・８１０絶縁膜、７・・・Ｐ型ベース領
域、９・・・Ｓ ｉ ｓ Ｎ４叱縁膜、１０．１１・・
・コンタクト窓、１６．１７・・・Ｐ＋型コンタクト領
域、１９・・・ｎ＋型エミッタ領域。
本発明の詳細な説明する為の工程袈所に於ける半導体装
置の要部切断側面図である０ １・・・Ｓｔ基板、２，４，１３，１４．１５・・・３
ｉ Ｑ２絶縁膜、３，１２．１８・・・多結晶シリコ
ン膜、４′・・・８１０絶縁膜、７・・・Ｐ型ベース領
域、９・・・Ｓ ｉ ｓ Ｎ４叱縁膜、１０．１１・・
・コンタクト窓、１６．１７・・・Ｐ＋型コンタクト領
域、１９・・・ｎ＋型エミッタ領域。
Claims (1)
- 半導体基板上に、第１の絶縁膜、不純物がドープされた
第１の導電縁及び活性領域形成予定部分に窓を有する第
２の絶縁膜とを順に形成し、次に少くとも該第２の絶縁
膜をマスクとしてザイドエッチングをイ」つで１）８記
第２の、７６縁膜の下に空所を形成し、次いで前記第２
の絶縁膜をマスクとして第３の絶縁膜を形成し、次に第
２の導電膜を形成し選択的に該第２の導ｓ＃Ｌｔエツチ
ングすることにより１前記第１の導電膜と前記半導体基
板との電気的接続を行ない、熱処理をイテって前記第１
の導電膜から前記半導体基板に不純物を拡散し、不純物
領域を形成する工程が含まれてなることを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58096183A JPS59220968A (ja) | 1983-05-31 | 1983-05-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58096183A JPS59220968A (ja) | 1983-05-31 | 1983-05-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59220968A true JPS59220968A (ja) | 1984-12-12 |
Family
ID=14158197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58096183A Pending JPS59220968A (ja) | 1983-05-31 | 1983-05-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59220968A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61224354A (ja) * | 1985-03-29 | 1986-10-06 | Nec Corp | 半導体装置の製造方法 |
| US5204275A (en) * | 1990-12-26 | 1993-04-20 | North American Philips Corp. | Method for fabricating compact bipolar transistor |
| EP2038937A4 (en) * | 2006-06-09 | 2010-04-28 | Dsm Solutions Inc | JFET STRUCTURE WITH SELF-ALIGNED GATE AND METHOD |
-
1983
- 1983-05-31 JP JP58096183A patent/JPS59220968A/ja active Pending
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