JPH0473621B2 - - Google Patents

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JPH0473621B2
JPH0473621B2 JP60024389A JP2438985A JPH0473621B2 JP H0473621 B2 JPH0473621 B2 JP H0473621B2 JP 60024389 A JP60024389 A JP 60024389A JP 2438985 A JP2438985 A JP 2438985A JP H0473621 B2 JPH0473621 B2 JP H0473621B2
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Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は、素子分離された半導体装置及びそ
の製造方法に関するもので、特に高耐圧パワー素
子と集積回路とを、１チツプに搭載したときのよ
うに深い素子分離を必要とする場合に使用され
る。
［発明の技術的背景］ 高耐圧パワー素子と集積回路とを１チツプに搭
載した従来技術について第６図にもとづいて説明
する。第６図は、半導体基板を上面から裏面まで
使用する電力用トランジスタ部とこれを制御する
IC部とを１チツプ内に形成した半導体装置の構
成を示す断面図である。ｐ型半導体基板の表面に
ｎ型エピタキシヤル層２２（以下エピ層という）
が形成される。エピ層２２は電力トランジスタ部
と制御IC部とに分けられる。電力トランジスタ
３０は、エピ層内に形成されるp+エミツタ層２
４、ｎベース層２５及びn+ベースコンタクト層
２５ａ並びに基板下部領域全面にわたるｐコレク
タ層２１とp+コレクタコンタクト層２６とから
なり、また底面全面にコレクタ電極２７を形成し
ている。制御IC部はエピ層内に形成されバイポ
ーラ若しくはMOSトランジスタ等の能動素子又
は抵抗、容量等の受動素子から構成されその素子
数も装置の種類により差があるが一般に数個ない
し数十個である。第６図には構成要素の例として
ｐチヤネルMOS３１とnpnトランジスタ３２を
示した。p++層２３は電力トランジスタ部と制御
IC部とを素子分離するために設けられたもので
その深さはｐコレクタ層２１に達している。制御
IC部が形成されているｎエピ層２２はp++層２３
とｐコレクタ層２１とに取り囲まれる。したがつ
て制御IC部を包んでpn接合が形成される。通常
コレクタ電極２７はこの基板内の最低電位に固定
されて使用されるので稼働時にはこのpn接合は
逆バイアスされ空乏層が形成される。この空乏層
により素子分離される。
［背景技術の問題点］ 従来のpn接合による分離方法には次の問題点
がある。
(a) 分離にはpn接合の逆バイアス時の空乏層を
利用しているので、せいぜい300V程度の分離
耐圧しか得られない。1000V級の高耐圧素子
（例えばパワートランジスタ）は分離耐圧が不
足し１チツプ上に制御IC部と共に形成するこ
とはできない。
(b) 300V級程度のパワー素子を形成する場合で
も、拡散で分離用pn接合を形成すると深さ40μ
ｍ以上の拡散を行なう必要があり、時間が非常
にかかる。また横方向拡散幅も増大するので、
素子形成に利用できる面積の損失が大きくな
る。
(c) パワー素子は一般に発熱量が大きくペレツト
温度が上昇する。パワー素子と１チツプ化され
ている制御IC部は温度上昇の影響を直接受け、
その動作が変調を起こし易い。
［発明の目的］ 本発明の目的は、前記pn接合分離による問題
点を解決し、高耐圧の素子分離が得られ又パワー
素子の熱の影響を直接受けにくい新しい構造の複
合半導体装置ならびにその製造方法を提供するこ
とである。
［発明の概要］ 本発明は、半導体基板の表面の一部分に第１機
能素子を形成するための所望の形状と厚さを有す
る半導体基板部分を設け、この基板部分の下面は
空洞部によりまたこの基板部分の厚さ方向の側面
は誘導体層で囲んで素子分離を行なうものであ
る。なお製造上の必要から前記半導体基板部分の
下部にはこれを工程中基板の他部分に固定支持す
るための支柱が設けられる。
即ち本発明の複合半導体装置は次の(A)ないし(H)
の事項を具備することを特徴とする。
(A)第１半導体基板表面に設ける第１鏡面と第２
半導体基板表面に設ける第２鏡面とを密着接合し
て形成する複合半導体基板。(B)前記第１半導体基
板及び第２半導体基板の何れか一方の半導体基板
（説明の便宜上例えば第１半導体基板）に形成し
この第１半導体基板内部及び前記接合層で区画す
る空洞部。(C)この空洞部内に位置する第１半導体
基板内部に連続して形成し前記接合層に到達する
１つ又は複数の支柱。(D)空洞部を持つ第１半導体
基板の露出表面部分と前記空洞部を結ぶ環状溝。
なお、この溝はその内部に充填物が生められてい
る一つながりの溝である。またこの環状溝及び空
洞部で空洞部の上の第１半導体基板の一部分を取
り囲んでいる（ただしこの第１半導体基板部分に
連続する支柱をのぞく）。(E)この第１半導体基板
部分と前記接合層を電気的に絶縁するように前記
支柱に形成する絶縁層。(F)前記環状溝内に生め込
む充填物層。(G)この充填物層及び前記空洞部で囲
んで第１半導体基板部分に形成する第１の機能素
子。(H)前記充填物層に隣接する第１半導体基板の
他部分に形成する第２の機能素子。
本発明の複合半導体装置は次の方法により製造
される。第１半導体基板のいずれか１つの表面を
鏡面研磨し表面粗さ500Å以下の第１鏡面を形成
する。第２半導体基板のいずれか１つの表面を鏡
面研磨し表面粗さ500Å以下の第２鏡面を形成す
る。第１半導体基板及び第２半導体基板のいがれ
か一方の半導体基板の前記鏡面（例えば第１半導
体基板の第１鏡面として以下説明する）の一部分
をエツチングして鏡面に凹部（後工程で空洞とな
る部分）を掘る。この際凹部内に１つ又は複数の
支柱をエツチングしないで残す。この支柱は、凹
部内の第１半導体基板内部に連続して同体に形成
されその端面は第１鏡面の一部分でエツチングし
ないで残した面である。次に前記凹部を持つ第１
半導体基板の第１鏡面と第２半導体基板の第２鏡
面とを真空中で加熱し密着接合して複合半導体基
板を形成する。第１鏡面と第２鏡面との界面に形
成される接合層によつて凹部の開口面は閉じら
れ、前記凹部は第１半導体基板内部及び前記接合
層で区画される空洞部となる。次に第１半導体基
板の露出表面をラツピングしてこの基板の厚さを
所定の厚さにする。次にこの第１半導体基板の露
出表面部分と前記空洞部とを結ぶ溝で且基板表面
より見れば一つながりの環状の溝を異方性エツチ
ングにより形成する。この溝及び前記空洞により
第１半導体基板の一部分は囲まれるが、この囲ま
れた第１半導体基板部分は前記支柱により接合層
を介して第２半導体基板に固定支持されているの
で落下等動くことはない。次に前記溝を通して熱
酸化をおこない、前記支柱の接合面若しくは支柱
の少なくとも１部の横断面が全面にわたつて熱酸
化され前記第１半導体基板部分と前記接合層とが
電気的に絶縁されるようにする。次に熱酸化がお
こなつた前記溝内に減圧CVD法により充填物を
埋め立て空洞部を気密に閉じる。次に前記充填物
層及び前記空洞部で囲んだ第１半導体基板部分に
第１の機能素子を、また前記第１半導体基板部分
を除く第１半導体基板の他部分に第２の機能素子
をそれぞれ形成する。
［発明の実施例］ 本発明の複合半導体装置とその製造方法の望ま
しい第１の実施例について第１図ないし第３図に
もとづいて説明する。第１図はこの複合半導体装
置の断面図である。第２機能素子として縦型パワ
ートランジスタ２が、また第１機能素子としてこ
のトランジスタ２を制御するICが１チツプの複
合半導体基板１に搭載されている。なお制御IC
は第１図ではその構成要素例としてプレーナトラ
ンジスタ６のみ示してある。複合半導体基板１は
n-型の第１半導体基板１ａとn+型の第２半導体
基板１ｂとを接合したものである。前記の制御
ICを形成するIC形成部４は基板１ａの一部分に
設けられ、長方形の厚さ約20μｍの板状の表面層
で２つの支柱５を有する。IC形成部４の厚さ方
向の側面はシリコン酸化層７と充填物層８によつ
て基板１ａのその他の部分と誘電体分離される。
IC形成部４の下部と２つの支柱５の表面とはシ
リコン酸化物及び充填物からなる層を介して空洞
１１に接している。また２つの支柱５と基板１ｂ
との間の接合層近傍は全域にわたつて酸化絶縁物
層１０が形成され支柱５は基板１ｂと誘電体分離
される。これらによりIC形成部及びこれに連続
する２つの支柱は、基板１ａのその他の部分及び
基板１ｂと電気的に絶縁分離される。基板１ａの
その他の部分に縦型npnトランジスタ２が、基板
１ｂにこのトランジスタのコレクタコンタクト層
がそれぞれ形成される。
この複合半導体装置は次の方法によつて製造さ
れる。第２図ａないしｆは主たる製造工程を示す
断面図であり、第３図は第２図ａの工程後の基板
１ａの平面図である。n-型の第１半導体基板１
ａとn+型の第２半導体基板１ｂの２枚の基板を
準備し、各基板の何れか１つの面をそれぞれ鏡面
研磨して表面粗さ500Å以下の第１鏡面及び第２
鏡面を形成する。また所望により脱脂等の表面処
理をおこなう。次に基板１ａの第１鏡面に長方形
の深さ約80μｍのメサ形の凹部１１ａを形成す
る。このとき凹部領域内に第３図に見られるよう
に２つの支柱５が残るようにパターニングする。
メサ形の凹部１１ａは酸化膜をマスクとして化学
エツチングにより形成したが反応性イオンエツチ
ング（以下RIEという）でおこなつてもよい（第
２図ａ及び第３図）。次に基板１ａの第１鏡面と
基板１ｂの第２鏡面とを真空加熱装置を用い熱圧
着で接合し複合半導体基板１と空洞部１１を形成
する。この際基板内の空洞部を常温で充分排気し
たのち温度約1200℃に加熱し接合する。またこの
接合には接合面にゴミ等の付着がないように細心
の注意をはらう必要がある。なお３は接合部に形
成される接合層である（第２図ｂ）。次に基板１
ａの厚さが約100μｍとなるように即ち空洞部１
１の上にある基板１ａの厚さが約20μｍとなるよ
うに基板１ａの表面をラツピングする（第２図
ｃ）。次に基板１ａのラツピングした面に厚さ約
3μｍの酸化膜（SiO2）１３を形成する。ホトエ
ツチングプロセス法（PEP法）でレジストをパ
ターニングし、空洞部上面の内側１４の近傍に重
なるように酸化膜１３に溝１２ａをRIE法で形成
し、更に酸化膜１３をマスクとして空洞部１１に
達する環状溝１２をRIE法により形成する。これ
により空洞部１１は環状溝１２を通して外気に連
結される。また空洞部の上にある基板１ａ（厚さ
20μｍ）の一部分（前記IC形成部と同じ）４は環
状溝１２によつて基板１ａの他部分と切り離され
るが２つの支柱５にて基板１ｂ上に接合層３を介
して支持されているので落下することはない（第
２図ｄ）。次にこの環状溝１２を通してウエツト
酸素雰囲気により熱酸化をおこなう。熱酸化は支
柱５と基板１ｂとの間の接合層近傍の全域にわた
つて酸化絶縁層１０が形成され支柱５が接合層３
及びこれに接する基板１ｂと電気的に絶縁される
までおこなう。この熱酸化工程により同時に環状
溝１２の側壁および支柱５の表面に酸化層７が形
成される。熱酸化時間は外部に設ける酸化層厚モ
ニターにより或はあらかじめ試行により決定す
る。この実施例では絶縁層１０は支柱５の底部に
形成されるが一般的には支柱の最も細く酸化され
易い部分に絶縁層は形成される（第２図ｅ）。次
に減圧CVD法で側壁が酸化された環状溝１２内
を多結晶シリコンで埋め立て空洞部１１を気密に
閉じる。
この時環状溝１２を通つて空洞部１１の内面に
も多結晶シリコン積層されるが、この積層部分は
本発明の構成には関係がない。環状溝１２内を埋
め立てて形成される充填物層８の機能はこの実施
例では空洞部１１を閉じて基板１ａの露出面を平
坦化すると共に後工程において除去困難な有害異
物が空洞部内に付着するのを防止する。空洞部１
１は減圧下で密閉されるので後工程の熱処理で内
部気体が膨脹し基板を破壊することはない。充填
物質としては、酸化物（SiO2）や窒化物
（Si3N4）等の絶縁物も使用できるが基板と熱膨
脹係数のほぼ等しい多結晶シリコンが望ましい
（第２図ｆ）。この後、基板表面についた多結晶シ
リコン、酸化膜等を取り除き、基板１ａのIC形
成部４及び基板１ａの他部分にそれぞれ所定の制
御ICおよびパワートランジスタ２を形成する。
また基板１ｂはパワートランジスタ２のコレクタ
コンタクト層となるが基板１ａと基板１ｂとの間
の接合層３によるバリヤは高圧パワートランジス
タの機能に対しては無視できる程度のものであ
る。
次に第２の実施例を第４図及び第５図にもとづ
いて説明する。この実施例は、基板１ａに凹部と
支柱を形成するメサエツチング工程を、深いメサ
エツチングと浅いメサエツチングの２段に分けて
おこない、メサエツチング工程の制御を容易にし
たものである。第４図ａは深いメサエツチングを
した後の状態を示す基板１ａの断面図である。即
ち深い化学エツチングにより基板１ａの第１鏡面
に長方形の深さ約80μｍのメサ形の凹部１１ａを
形成する。このとき凹部領域内に２つの支柱５を
残すが、基板１ｂと接合する支柱５の接合面１３
をこの深いエツチングで精度よく残すことは難し
い。したがつて接合面１３は第１実施例に比べ粗
い精度で面積も広くする。第４図ｂは浅いメサエ
ツチング後の状態を示す基板１ａの断面図で、第
５図はその平面図である。浅いエツチングにより
前記接合面１３に高さの低い複数（例えば16個）
の支柱５ａを形成する。この低い支柱５ａの接合
面１３ａの大きさは約2μｍ□である。浅いメサ
形の凹部１１ｂは深い凹部１１ａと互いに流通す
る。第４図ｃは第１の実施例の第２図ｅに対応す
るもので、環状溝１２を通し熱酸化をした後の状
態を示す断面図である。この熱酸化工程により第
１の実施例と同様酸化絶縁層１０が形成され複数
の支柱５ａは基板１ｂと電気的に絶縁される。ま
た同時に環状溝１２の側壁、支柱５および５ａ等
の表面に酸化層７が形成される。これらにより
IC形成部４は基板１ａ及び１ｂと誘電体分離さ
れる。その他の工程は第１の実施例と同じであ
る。
［発明の効果］ 本発明による製造方法で形成した複合体半導体
装置では、従来のpn接合分離の方法では得られ
なかつた1000V以上の高耐圧の分離耐圧を得るこ
とができた。また制御ICを搭載するIC形成部の
広い部分が空洞に隣接しているためパワートラン
ジスタ等の電力素子からの熱の伝達がIC形成部
に対して少ないため従来より熱によるIC特性の
変動が少なく、また分離容量及び寄生素子効果も
はるかに少なく安定した信頼性の高い複合半導体
装置が得られた。
【図面の簡単な説明】
第１図は本発明による第１の実施例の複合半導
体装置の断面図、第２図ａないしｆは本発明によ
る第１の実施例の複合半導体装置の製造方法を工
程順に示す断面図、第３図は第２図ａの平面図、
第４図ａないしｃは本発明による第２の実施例の
複合半導体装置の製造工程を示す断面図、第５図
は第４図ｂの平面図、第６図は従来の複合半導体
装置の断面図である。 １……複合半導体基板、１ａ……第１半導体基
板、１ｂ……第２半導体基板、２……第２の機能
素子（パワートランジスタ）、３……接合層、４
……充填物層及び空洞部で囲んだ半導体基板部分
（IC形成部）、５……支柱、６……第１の機能素
子の要素例（プレーナトランジスタ）、７……酸
化層、８……充填物層、１０……絶縁層、１１…
…空洞部、１２……環状溝。

Claims (1)

  1. 【特許請求の範囲】 １ 第１半導体基板表面に設ける第１鏡面と第２
    半導体基板表面に設ける第２鏡面とを接合してな
    る複合半導体基板と、前記第１半導体基板及び第
    ２半導体基板のいずれか一方の基板内に設けられ
    る凹部が他方の基板で閉じられてなる空洞部と、
    空洞部内面から延在し絶縁層を介して他方の基板
    に達する１つ又は複数の支柱と、複合半導体基板
    一表面から環状に掘られて前記空洞部に達する環
    状溝と、前記環状溝に埋め込まれて環状溝に囲ま
    れた基板領域を電気的に絶縁分離する充填物層
    と、前記環状溝及び前記空洞部に囲まれた基板領
    域に形成する第１の機能素子と、前記環状溝に隣
    接する基板領域に形成する第２の機能素子とを具
    備することを特徴とする複合半導体装置。 ２ (a) 第１半導体基板のいずれか１つの表面を
    鏡面研磨して第１鏡面を形成する工程と、 (b) 第２半導体基板のいずれか１つの表面を鏡面
    研磨して第２鏡面を形成する工程と、 (c) 第１半導体基板及び第２半導体基板のいずれ
    か一方の半導体基板の鏡面の一部分をエツチン
    グして凹部を形成すると共にこの凹部内面から
    延在し鏡面に達する１つ又は複数の支柱を残す
    エツチング工程と、 (d) 前記凹部を持つ半導体基板の鏡面と他の半導
    体基板の鏡面とを真空中で加熱し密着接合して
    複合半導体基板を形成すると共に前記凹部を他
    の半導体基板でふたをして空洞部を形成する工
    程と、 (e) 前記空洞部を持つ半導体基板の露出表面をラ
    ツピングしてこの半導体基板の厚さを所定の厚
    さにするラツピング工程と、 (f) 前記複合半導体基板の一表面と前記空洞部と
    を結ぶ環状溝を異方性エツチングにより形成
    し、この環状溝及び前記空洞部で囲んだ基板領
    域を形成する工程と、 (g) 前記環状溝を通して熱酸化を行ない前記環状
    溝及び空洞部で囲んだ基板領域を電気的に絶縁
    するように前記支柱に絶縁層を形成する工程
    と、 (h) 前記環状溝内にCVD法により充填物を埋め
    立てる充填物層形成工程と、 (i) 前記環状溝及び空洞部で囲んだ基板領域に第
    １の機能素子を形成する工程と、 (j) 前記環状溝に隣接する基板領域に第２の機能
    素子を形成する工程と を含むことを特徴とする複合半導体装置の製造方
    法。
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