JPH0347609B2 - - Google Patents
Info
- Publication number
- JPH0347609B2 JPH0347609B2 JP56104306A JP10430681A JPH0347609B2 JP H0347609 B2 JPH0347609 B2 JP H0347609B2 JP 56104306 A JP56104306 A JP 56104306A JP 10430681 A JP10430681 A JP 10430681A JP H0347609 B2 JPH0347609 B2 JP H0347609B2
- Authority
- JP
- Japan
- Prior art keywords
- inverter
- circuit
- power supply
- resistor
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000003990 capacitor Substances 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 5
- 238000013459 approach Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明は、フリツプフロツプやシフトレジスタ
などのような順序回路を含む電子装置において、
上記順序回路を電源投入時に所定の状態にリセツ
トする為の回路に関する。
などのような順序回路を含む電子装置において、
上記順序回路を電源投入時に所定の状態にリセツ
トする為の回路に関する。
フリツプフロツプやシフトレジスタなどのよう
な順序回路を含む電子装置にあつては、電源投入
と同時に上記各順序回路を所定の状態にリセツト
することが必要とされる場合があり、このリセツ
トはリセツトパルス発生回路から出力されるリセ
ツトパルスによつて行なわれる。
な順序回路を含む電子装置にあつては、電源投入
と同時に上記各順序回路を所定の状態にリセツト
することが必要とされる場合があり、このリセツ
トはリセツトパルス発生回路から出力されるリセ
ツトパルスによつて行なわれる。
第１図に示す従来のリセツトパルス発生回路１
は、電源端子２（VDD）と３（VSS）との間に
コンデンサ４と抵抗５を直列に接続するとともに
これらの接続点６をインバーター７の入力端子に
接続して構成されており、上記インバータの出力
端子には、例えば、フリツプフロツプ回路８のク
リア端子９が接続される。
は、電源端子２（VDD）と３（VSS）との間に
コンデンサ４と抵抗５を直列に接続するとともに
これらの接続点６をインバーター７の入力端子に
接続して構成されており、上記インバータの出力
端子には、例えば、フリツプフロツプ回路８のク
リア端子９が接続される。
一般に、電源装置から出力される電源電圧は所
定の電圧に達するまでには、いわゆる立上り時間
が存在する。上記リセツトパルス発生回路１では
電源装置のもつ立上り時間が長くなると、上記イ
ンバーター７から出力されるリセツトパルスの巾
が小さくなり、ついには上記リセツトパルス発生
回路１よりリセツトパルスが出力されなくなる。
これを改善する為に一般には上記リセツトパルス
発生回路１の上記コンデンサ４や上記抵抗５の値
を大きく選びこれらの値で決まる時定数を大きく
するような対策をとる。
定の電圧に達するまでには、いわゆる立上り時間
が存在する。上記リセツトパルス発生回路１では
電源装置のもつ立上り時間が長くなると、上記イ
ンバーター７から出力されるリセツトパルスの巾
が小さくなり、ついには上記リセツトパルス発生
回路１よりリセツトパルスが出力されなくなる。
これを改善する為に一般には上記リセツトパルス
発生回路１の上記コンデンサ４や上記抵抗５の値
を大きく選びこれらの値で決まる時定数を大きく
するような対策をとる。
しかし、これら上記コンデンサ４や上記抵抗５
の値を大きくしていくと、電源電圧の変動や雑音
によつてもリセツトパルスが発生し誤動作の原因
となるのでこの方法には限界がある。
の値を大きくしていくと、電源電圧の変動や雑音
によつてもリセツトパルスが発生し誤動作の原因
となるのでこの方法には限界がある。
本発明は、上記欠点を除去し、電源電圧の立上
り時間の影響を少なくする為に上記コンデンサ４
及び上記抵抗５の値を充分大きくしてもなお電源
電圧の変動や雑音に対し誤動作が起りにくくする
ことを目的とする。
り時間の影響を少なくする為に上記コンデンサ４
及び上記抵抗５の値を充分大きくしてもなお電源
電圧の変動や雑音に対し誤動作が起りにくくする
ことを目的とする。
以下第２図と第３図及び第４図により本発明を
詳細に説明する。
詳細に説明する。
第２図は本発明のパワーオンリセツト回路の原
理図で、電源端子１０（VDD）と１１（VSS）
との間にコンデンサ１２と抵抗１３が直列に接続
され、これらの接続点１４にインバーター１５の
入力端子を接続し、上記抵抗１３と並列にMOS
トランジスタ１６のドレインまたはソースを接続
すると共に上記インバーター１５の出力端子を上
記MOSトランジスタ１６のゲートに接続する。
理図で、電源端子１０（VDD）と１１（VSS）
との間にコンデンサ１２と抵抗１３が直列に接続
され、これらの接続点１４にインバーター１５の
入力端子を接続し、上記抵抗１３と並列にMOS
トランジスタ１６のドレインまたはソースを接続
すると共に上記インバーター１５の出力端子を上
記MOSトランジスタ１６のゲートに接続する。
次に第２図により本発明の動作を説明する。上
記電源端子１０（VDD）及び１１（VSS）の間
に電源電圧が加えられると、上記コンデンサ１２
と上記抵抗１３の接続点１４は第４図ａに示すよ
うに、まず電源電圧の立上りと共にVSSレベル
よりVDDレベルに近づいた後、再びしだいに
VSSレベルに近づくが、上記インバーター１５
の反転レベルVTに致ると、第４図ｂに示すよう
に上記インバーター１５の出力端子はVSSレベ
ルからVDDレベルへと反転し、比較的オン抵抗
が低く作られた上記MOSトランジスター１６が
オンし、上記接続点１４と上記電源端子１１
（VSS）との間の抵抗は下がり上記接続点１４の
レベルは速やかにVSSレベルとなる。ここで上
記インバーター１５が反転するまでの時間t1は、
上記コンデンサ１２及び上記抵抗１３によつて決
まり、一担リセツトパルスが出力され上記インバ
ーター１５が反転した後は、比較的低いオン抵抗
を持つ上記MOSトランジスタ１６によつて上記
接続点１４はVSSレベルに保たれる。
記電源端子１０（VDD）及び１１（VSS）の間
に電源電圧が加えられると、上記コンデンサ１２
と上記抵抗１３の接続点１４は第４図ａに示すよ
うに、まず電源電圧の立上りと共にVSSレベル
よりVDDレベルに近づいた後、再びしだいに
VSSレベルに近づくが、上記インバーター１５
の反転レベルVTに致ると、第４図ｂに示すよう
に上記インバーター１５の出力端子はVSSレベ
ルからVDDレベルへと反転し、比較的オン抵抗
が低く作られた上記MOSトランジスター１６が
オンし、上記接続点１４と上記電源端子１１
（VSS）との間の抵抗は下がり上記接続点１４の
レベルは速やかにVSSレベルとなる。ここで上
記インバーター１５が反転するまでの時間t1は、
上記コンデンサ１２及び上記抵抗１３によつて決
まり、一担リセツトパルスが出力され上記インバ
ーター１５が反転した後は、比較的低いオン抵抗
を持つ上記MOSトランジスタ１６によつて上記
接続点１４はVSSレベルに保たれる。
また、第３図は本発明の実施例であり抵抗を
MOSトランジスタに代えたものである。動作は
第２図の場合と同様である。
MOSトランジスタに代えたものである。動作は
第２図の場合と同様である。
尚、上記説明ではMOSトランジスタは、Ｎチ
ヤンネルトランジスタを用いて説明したが本発明
はこれに限定されることなくＰチヤンネルトラン
ジスタも適用できることは明らかである。
ヤンネルトランジスタを用いて説明したが本発明
はこれに限定されることなくＰチヤンネルトラン
ジスタも適用できることは明らかである。
以上述べた様に本発明によれば、電源電圧の立
上り時間の影響を少なくする為にコンデンサ及び
抵抗の値を充分に大きくしても電源電圧の変動や
雑音に対して安定に保たれる効果があり、第３図
の実施例では抵抗の代りにMOSトランジスタを
用いることにより、より小さい面積で第２図と同
様の効果またはそれ以上の効果がある。
上り時間の影響を少なくする為にコンデンサ及び
抵抗の値を充分に大きくしても電源電圧の変動や
雑音に対して安定に保たれる効果があり、第３図
の実施例では抵抗の代りにMOSトランジスタを
用いることにより、より小さい面積で第２図と同
様の効果またはそれ以上の効果がある。
第１図は従来のパワーオンリセツト回路の回路
図、第２図は本発明のパワーオンリセツト回路の
原理図、第３図は本発明の実施例の回路図、第４
図ａとｂはそれぞれ第２図に示す接続点１４の電
圧とインバーター１５の出力電圧を示すタイムチ
ヤートである。 １０，１１……電源端子、１２……コンデン
サ、１３……抵抗、１５……インバーター、１６
……MOSトランジスタ。
図、第２図は本発明のパワーオンリセツト回路の
原理図、第３図は本発明の実施例の回路図、第４
図ａとｂはそれぞれ第２図に示す接続点１４の電
圧とインバーター１５の出力電圧を示すタイムチ
ヤートである。 １０，１１……電源端子、１２……コンデン
サ、１３……抵抗、１５……インバーター、１６
……MOSトランジスタ。
Claims (1)
- １ 一方の電圧供給ラインに一端が接続されるコ
ンデンサと、前記コンデンサの他端にドレイン及
びゲートが接続されると共にソースが他方の電圧
供給ラインに接続される第１のMOSトランジス
タと、前記コンデンサの他端に入力端子を接続す
るインバータと、前記インバータの入力端子及び
出力端子にそれぞれドレインとゲートを接続する
と共に前記他方の電圧供給ラインにソースを接続
する第２のMOSトランジスタとから成るパワー
オンリセツト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56104306A JPS586623A (ja) | 1981-07-02 | 1981-07-02 | パワ−オンリセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56104306A JPS586623A (ja) | 1981-07-02 | 1981-07-02 | パワ−オンリセット回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS586623A JPS586623A (ja) | 1983-01-14 |
| JPH0347609B2 true JPH0347609B2 (ja) | 1991-07-19 |
Family
ID=14377232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56104306A Granted JPS586623A (ja) | 1981-07-02 | 1981-07-02 | パワ−オンリセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS586623A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0496018B1 (de) * | 1991-01-23 | 1996-03-27 | Siemens Aktiengesellschaft | Integrierte Schaltung zur Erzeugung eines Reset-Signals |
| DE4234402A1 (de) * | 1992-10-07 | 1994-04-14 | Siemens Ag | Anordnung zum Übertragen von Binärsignalen über eine Signalleitung |
-
1981
- 1981-07-02 JP JP56104306A patent/JPS586623A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS586623A (ja) | 1983-01-14 |
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